113 年 國立中山大學積體電路設計研究所碩士班《數位系統設計》

核心觀念

本題綜合考查四種布林函數實現方法：

1. 布林代數化簡與卡諾圖分組
2. NOR-only 實現：利用「NOR–NOR」結構實現乘積和式的對偶形式，即 POS。
3. NAND-only 實現：利用「NAND–NAND」結構實現最簡和項積，即 SOP。
4. 多工器（MUX）實現：將部分變數指定為選擇線，逐一求出各選擇組合下的資料輸入。

基本定義如下：

$$a'=\operatorname{NOR}(a,a)=\operatorname{NAND}(a,a)$$ $$\operatorname{NOR}(A,B)=(A+B)'$$ $$\operatorname{NAND}(A,B)=(AB)'$$

原函數為

$$F(w,x,y,z)=xy+w'x'z'+wx'y'z'+wx'yz$$

其輸出為 $1$ 的最小項為

$$F=\sum m(0,2,6,7,8,11,14,15)$$

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解題方法：先求最簡 SOP

將最小項依照卡諾圖相鄰原則分組：

• $m(6,7,14,15)$：

$$xy$$

• $m(0,8)$：

$$x'y'z'$$

• $m(2,6)$：

$$w'yz'$$

• $m(11,15)$：

$$wyz$$

因此最簡和項積為

$$\boxed{F=xy+x'y'z'+w'yz'+wyz}$$

此式比原式更適合用 NAND 閘實現。

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(a) 只使用 NOR gates

1. 先轉成最簡 POS

由最小項可知，輸出為 $0$ 的位置為

$$F=0\quad\text{於}\quad m(1,3,4,5,9,10,12,13)$$

在 $0$ 的卡諾圖中分組：

• $m(4,5,12,13)$：

$$x'+y$$

• $m(1,5,9,13)$：

$$y+z'$$

• $m(1,3)$：

$$w+x+z'$$

• $m(10)$：

$$w'+x+y'+z$$

因此得到最簡乘積和式：

$$\boxed{ F=(x'+y)(y+z')(w+x+z')(w'+x+y'+z) }$$

2. 改寫成 NOR–NOR 結構

令

$$A=(x'+y)'=x'\operatorname{NOR}y$$ $$B=(y+z')'=y\operatorname{NOR}z'$$ $$C=(w+x+z')'=w\operatorname{NOR}x\operatorname{NOR}z'$$ $$D=(w'+x+y'+z)'=w'\operatorname{NOR}x\operatorname{NOR}y'\operatorname{NOR}z$$

最後：

$$F=(A+B+C+D)'=A\operatorname{NOR}B\operatorname{NOR}C\operatorname{NOR}D$$

其中反相變數以 NOR 自己輸入自己產生：

$$w'=w\operatorname{NOR}w$$ $$x'=x\operatorname{NOR}x$$ $$y'=y\operatorname{NOR}y$$ $$z'=z\operatorname{NOR}z$$

所以只使用 NOR gates 的完整表示式為

$$\boxed{ F= \operatorname{NOR} \left( \operatorname{NOR}(x',y), \operatorname{NOR}(y,z'), \operatorname{NOR}(w,x,z'), \operatorname{NOR}(w',x,y',z) \right) }$$

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(b) 只使用 NAND gates

NAND–NAND 結構最適合實現 SOP：

$$F=xy+x'y'z'+w'yz'+wyz$$

先將各和項取反：

$$A=(xy)'=\operatorname{NAND}(x,y)$$ $$B=(x'y'z')'=\operatorname{NAND}(x',y',z')$$ $$C=(w'yz')'=\operatorname{NAND}(w',y,z')$$ $$D=(wyz)'=\operatorname{NAND}(w,y,z)$$

最後以 NAND 將上述結果相加：

$$F=(A\cdot B\cdot C\cdot D)'$$

因此：

$$\boxed{ F=\operatorname{NAND}(A,B,C,D) }$$

也就是

$$\boxed{ F= \operatorname{NAND} \left( \operatorname{NAND}(x,y), \operatorname{NAND}(x',y',z'), \operatorname{NAND}(w',y,z'), \operatorname{NAND}(w,y,z) \right) }$$

核心觀念

本題涵蓋數位邏輯設計的三大核心基礎觀念：

1. 布林函數化簡之非唯一性（Non-uniqueness of Minimal SOP Form）：
   在卡諾圖（Karnaugh Map）或布林代數化簡中，若所有本質質隱項（Essential Prime Implicants, EPI）涵蓋完後，剩餘的最小項（Minterms）可由多組成本相同（項數與文字數相同）的非本質質隱項（Non-essential Prime Implicants）覆蓋，則該函數的最簡積之和（Sum of Products, SOP）式將具有非唯一性。
2. 循序邏輯與組合邏輯之硬體架構與設計差異：
   • 組合電路（Combinational Circuit）：無記憶性、無回授路徑，輸出僅由當前輸入決定（$Z = f(X)$）。
   • 循序電路（Sequential Circuit）：包含組合邏輯、記憶元件（Memory Elements, 如 Flip-Flop/Register）與回授路徑（Feedback Path），電路輸出與次態（Next State）同時由當前輸入與現態（Present State）共同決定。
3. D 正反器（D Flip-Flop）之時序參數（Timing Parameters）：
   • 建立時間（Setup Time, $t_{\text{setup}}$）：時脈觸發緣（Active Clock Edge）抵達前，資料輸入端 $D$ 必須維持穩定不變的「最短時間」。
   • 保持時間（Hold Time, $t_{\text{hold}}$）：時脈觸發緣抵達後，資料輸入端 $D$ 必須維持穩定不變的「最短時間」。
   • 時序違規（Timing Violation）：若違反建立或保持時間，正反器內部雙穩態電路無法順利閂鎖，將引發亞穩態（Metastability）。

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解題方法與詳細推導

(a) 布林函數最簡式非唯一性之範例（3%）

給定四變數布林函數：
$F(A, B, C, D) = \sum m(0, 2, 4, 5, 6, 7, 8, 10, 13, 15)$

1. 繪製卡諾圖並找出所有質隱項（Prime Implicants, PIs）：

       CD
AB\    00   01   11   10
00   |  1 |  0 |  0 |  1 |  -> m0, m2
01   |  1 |  1 |  1 |  1 |  -> m4, m5, m7, m6
11   |  0 |  1 |  1 |  0 |  -> m13, m15
10   |  1 |  0 |  0 |  1 |  -> m8, m10

• 四個角落群組（Corner Group）：$\{m_0, m_2, m_8, m_{10}\} \implies B'D'$
• 第 2 列整列（Row 2）：$\{m_4, m_5, m_6, m_7\} \implies A'B$
• 中間四格（Center 2x2）：$\{m_5, m_7, m_{13}, m_{15}\} \implies BD$
• 第 1、2 行外側垂直群組：$\{m_0, m_2, m_4, m_6\} \implies A'D'$

2. 分析質隱項涵蓋：

• $m_8, m_{10}$ 僅能被 $B'D'$ 涵蓋 $\implies B'D'$ 為本質質隱項（EPI）。
• $m_{13}, m_{15}$ 僅能被 $BD$ 涵蓋 $\implies BD$ 為本質質隱項（EPI）。
• 選取上述兩項 EPI 後，已涵蓋最小項：$\{0, 2, 5, 7, 8, 10, 13, 15\}$。
• 尚未涵蓋的最小項為：$\{4, 6\}$。
• 覆蓋 $\{4, 6\}$ 可以有以下兩種選擇：
  1. 選取質隱項 $A'B$（含 2 個文字）
  2. 選取質隱項 $A'D'$（含 2 個文字）

3. 最簡式（Minimal SOP）結果：

• 形式一：$F = B'D' + BD + A'B$ （共 3 項、6 個文字）
• 形式二：$F = B'D' + BD + A'D'$ （共 3 項、6 個文字）

兩者所用之閘極數（Gate count）與文字數（Literal count）完全相同，皆為最簡 SOP 式，證明最簡化表示式具非唯一性（Non-uniqueness）。

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(b) 循序電路之硬體架構與功能／設計差異（4%）

1. 循序電路之通用硬體架構圖（Block Diagram）

                  +--------------------------------+
                  |                                |
  外部輸入 (X)    |        組合邏輯電路            |   外部輸出 (Z)
  --------------->|    (Combinational Logic)       |-------------->
                  |                                |
                  |  次態 (Next State, Y)          |
                  +---------------+----------------+
                                  |
                                  v
                            +-----------+
                            | 記憶元件  |
                            | (Flip-    | <--- 時脈信號 (CLK)
                            |   Flops)  |
                            +-----+-----+
                                  |
                                  | 現態 (Present State, y)
                                  v
                  (回授路徑 Feedback Path)
                  +--------------------------------+

2. 功能差異（Functional Differences）

• 組合電路：無內部狀態記憶。任何時間點的輸出 $Z(t)$ 僅由當前輸入 $X(t)$ 決定，即 $Z(t) = f(X(t))$。
• 循序電路：具備狀態記憶能力。任何時間點的輸出 $Z(t)$ 不僅取決於當前輸入 $X(t)$，還取決於過去輸入歷史所儲存的現態 $y(t)$：
  • Mealy 型態：$Z(t) = f(X(t), y(t))$
  • Moore 型態：$Z(t) = f(y(t))$
  • 狀態轉移（次態方程式）：$Y(t) = g(X(t), y(t))$

3. 設計差異（Design Methodology Differences）

| 比較維度 | 組合邏輯電路（Combinational Circuit） | 循序邏輯電路（Sequential Circuit） |

本題考查有限狀態機 (Finite State Machine, FSM) 的設計，特別是異步重置 (asynchronous reset) 的正緣觸發 D 觸發器，以及設計一個能夠偵測輸入序列的狀態機。

核心觀念：異步重置 D 觸發器、狀態機設計、狀態轉移圖、組合邏輯與時序邏輯的結合。

(a) 異步重置正緣觸發 D 觸發器的 Verilog/VHDL 程式碼

一個異步重置的 D 觸發器，當 reset 訊號為有效時 (通常是低電位 active-low 或高電位 active-high)，無論時脈訊號如何，都會立即將輸出 Q 設定為重置值 (通常是 0)。當 reset 無效時，觸發器才響應時脈的正緣，將 D 的值傳遞到 Q。

Verilog 程式碼:

module d_flipflop_async_reset (
    input wire clk,      // Clock input
    input wire reset,    // Asynchronous reset input (active-high assumed)
    input wire d,        // Data input
    output reg q         // Output
);

    // Asynchronous reset logic
    always @(posedge clk or posedge reset) begin
        if (reset) begin
            q <= 1'b0; // Reset output to 0 when reset is high
        end else begin
            // Synchronous operation on positive clock edge
            q <= d;
        end
    end

endmodule

VHDL 程式碼:

library ieee;
use ieee.std_logic_1164.all;

entity d_flipflop_async_reset is
    port (
        clk   : in  std_logic; -- Clock input
        reset : in  std_logic; -- Asynchronous reset input (active-high assumed)
        d     : in  std_logic; -- Data input
        q     : out std_logic  -- Output
    );
end entity d_flipflop_async_reset;

architecture Behavioral of d_flipflop_async_reset is
begin
    process (clk, reset)
    begin
        if reset = '1' then -- Asynchronous reset (active-high)
            q <= '0';
        elsif rising_edge(clk) then -- Synchronous operation on positive clock edge
            q <= d;
        end if;
    end process;
end architecture Behavioral;

注意： 這裡假設 reset 為 active-high。若為 active-low，則 if reset = '1' 應改為 if reset = '0' (VHDL) 或 if (!reset) (Verilog)。

[Answer for (a)] (Verilog code provided above)

(b) 狀態轉移圖與狀態定義

我們需要設計一個狀態機，輸出 x 在 d 連續兩個週期為 0 時為 1，輸出 y 在 d 連續三個週期為 0 時為 1。狀態機需要記錄 d 為 0 的連續個數。

狀態定義:
我們需要追蹤 d 為 0 的連續次數。

• 狀態 S0: 初始狀態，或前一個輸入 d 不是 0。
• 狀態 S1: 前一個輸入 d 是 0，但再前一個不是 0。
• 狀態 S2: 前兩個輸入 d 都是 0。
• 狀態 S3: 前三個輸入 d 都是 0。

輸出定義:

• x 輸出：當狀態機處於 S2 或 S3 時，表示 d 已連續為 0 至少兩個週期。
• y 輸出：當狀態機處於 S3 時，表示 d 已連續為 0 三個週期。

狀態轉移圖:
設 D 輸入為 d，時脈觸發邊緣為正緣。狀態機有異步重置 (async_reset)，當重置時，狀態機進入 S0。

• 狀態 S0:

  • 若 d = 1：保持在 S0。
  • 若 d = 0：轉移到 S1。
  • 輸出：x=0, y=0。

• 狀態 S1: (表示前一個 d 是 0)

  • 若 d = 1：轉移回 S0 (連續 0 的計數中斷)。
  • 若 d = 0：轉移到 S2 (連續 0 的計數增加)。
  • 輸出：x=0, y=0。

• 狀態 S2: (表示前兩個 d 都是 0)

  • 若 d = 1：轉移回 S0 (連續 0 的計數中斷)。
  • 若 d = 0：轉移到 S3 (連續 0 的計數增加)。
  • 輸出：x=1, y=0。 (因為 d 已連續為 0 兩個週期)

• 狀態 S3: (表示前三個 d 都是 0)

  • 若 d = 1：轉移回 S0 (連續 0 的計數中斷)。
  • 若 d = 0：保持在 S3 (連續 0 的計數繼續，但我們只需要記錄至少三個，所以保持在此狀態即可)。
  • 輸出：x=1, y=1。 (因為 d 已連續為 0 三個週期)

狀態定義總結:

• S0 (Idle): 記錄的連續 0 的計數為 0。
• S1 (Count 1): 記錄的連續 0 的計數為 1。
• S2 (Count 2): 記錄的連續 0 的計數為 2。
• S3 (Count 3+): 記錄的連續 0 的計數 >= 3。

狀態轉移圖:

      +-------+       d=0       +-------+
      |       |--------------> |       |
      |  S0   |                |  S1   |
      | x=0,y=0 |<-------------- | x=0,y=0 |
      +-------+    d=1         +-------+
          ^                      | d=0
          |                      |
      d=1 |                      v
          |                  +-------+
          |                  |       |
          +----------------- |  S2   |
                           | x=1,y=0 |
                           +-------+
                               | d=0
                               |
                               v
                           +-------+
                           |       |
                           |  S3   |
                           | x=1,y=1 |
                           +-------+
                               ^
                               | d=0 (stay in S3)
                               |
                           d=1 |
                               +-------+ (return to S0)

Async Reset: All states transition to S0 when reset is active.

注意： 在狀態轉移圖中，每個箭頭上的標籤是觸發轉移的條件 (輸入 d 的值)。箭頭指向的狀態是下一個狀態。狀態標籤內顯示了該狀態的輸出 x 和 y。

[Answer for (b)]
State Definitions:

• S0 (Count 0): Initial state. The previous input d was 1, or it's the reset state. No consecutive zeros counted.
• S1 (Count 1): The previous input d was 0, but the input before that was 1. One consecutive zero counted.
• S2 (Count 2): The previous two inputs d were 0. Two consecutive zeros counted.
• S3 (Count 3+): The previous three or more inputs d were 0. Three or more consecutive zeros counted.

State Transition Diagram:
(Diagram described above)

State Transition Logic (Next State Logic):
Let current_state be the current state and d be the input. next_state is the state after the clock edge.

• If reset is active, next_state = S0.
• If reset is inactive:
  • If current_state = S0:
    • If d = 0, next_state = S1.
    • If d = 1, next_state = S0.
  • If current_state = S1:
    • If d = 0, next_state = S2.
    • If d = 1, next_state = S0.
  • If current_state = S2:
    • If d = 0, next_state = S3.
    • If d = 1, next_state = S0.
  • If current_state = S3:
    • If d = 0, next_state = S3.
    • If d = 1, next_state = S0.

Output Logic:

• x = 1 if current_state is S2 or S3. Otherwise x = 0.
• y = 1 if current_state is S3. Otherwise y = 0.

(c) RTL Verilog/VHDL 程式碼

我們將使用 Mealy 型機器來實現輸出邏輯，因為輸出 x 和 y 不僅取決於狀態，也可能取決於輸入 d。然而，根據上面的狀態定義和輸出邏輯，輸出 x 和 y 只取決於當前狀態。因此，這是一個 Moore 型機器。

Verilog 程式碼:

核心觀念

1. BCD 加法器（BCD Adder）基本原理：

   • BCD（Binary Coded Decimal，二進碼十進數）只使用 $0 \sim 9$（即 $0000_2 \sim 1001_2$），非法碼為 $10 \sim 15$（即 $1010_2 \sim 1111_2$）。
   • 兩個 BCD 數字相加加上前一級進位 $C_{in}$，其和的範圍為 $0 \sim 19$（$9 + 9 + 1 = 19$）。
   • 第一個 4-bit 二進位加法器計算二進位和 $K, Z_8, Z_4, Z_2, Z_1$（其中 $K$ 為進位輸出，$Z$ 為 4-bit 總和）。
   • 當和數大於 9（即 $10 \sim 19$）時，產生十進位進位輸出 $C_{out} = 1$，且因二進位以 16 為底、十進位以 10 為底，二者差值為 6，故必須對第一級和數加上修正值 $6$（即 $0110_2$）。
   • 修正判斷條件： $$C_{out} = K + Z_8 Z_4 + Z_8 Z_2$$
   • 使用第二個 4-bit 二進位加法器將第一級的和加上修正項 $(0, C_{out}, C_{out}, 0)_2$。

2. 9 的補數（9's Complement）電路設計：

   • 設輸入 BCD 碼為 $A = (A_3, A_2, A_1, A_0)_2$（範圍 $0 \le A \le 9$），輸出 9 的補數為 $Y = (y_3, y_2, y_1, y_0)_2$。
   • 運算定義： $$Y = 9 - A$$
   • 輸入碼 $10 \sim 15$ 為不可能出現的無效碼（Don't Care，$d$），可利用卡諾圖（Karnaugh Map）簡化布林函數。

---

解題方法

(a) BCD 加法器設計

1. 第一級二進位加法：

   • 輸入兩個 4-bit BCD 碼 $A = (A_3 A_2 A_1 A_0)$ 與 $B = (B_3 B_2 B_1 B_0)$，以及進位輸入 $C_{in}$。
   • 經由第一個 4-bit 二進位加法器（Adder 1）運算，輸出和數 $(Z_8, Z_4, Z_2, Z_1)$ 與進位 $K$。

2. 進位偵測邏輯（Correction Detector）：

   • 當總和介於 $0 \sim 9$ 時：$K = 0$，輸出合法，不需修正，$C_{out} = 0$。
   • 當總和介於 $10 \sim 15$ 時：$K = 0$，此時 $Z_8=1$ 且 $(Z_4=1 \text{ 或 } Z_2=1)$，即 $Z_8 Z_4 + Z_8 Z_2 = 1$。
   • 當總和介於 $16 \sim 19$ 時：Adder 1 產生進位，$K = 1$。
   • 綜合以上，BCD 加法器的進位輸出方程式為： $$C_{out} = K + Z_8 Z_4 + Z_8 Z_2$$

3. 第二級修正加法器：

   • 使用第二個 4-bit 二進位加法器（Adder 2）。
   • 加數一為 Adder 1 的輸出 $(Z_8, Z_4, Z_2, Z_1)$。
   • 加數二為修正碼 $(0, C_{out}, C_{out}, 0)_2$。
   • 其進位輸入腳位接地（GND / 0）。
   • Adder 2 的輸出即為最終 BCD 和 $(S_3, S_2, S_1, S_0)$。

4. 邏輯電路圖：

         A[3:0]      B[3:0]     Cin
           │           │         │
           ▼           ▼         ▼
     ┌───────────────────────────────┐
     │      4-bit Binary Adder 1     │
     └───────────────────────────────┘
         │    │      │      │    │
         K    Z8     Z4     Z2   Z1
         │    │      │      │    │
         │    ├──┬───┼──┬───┤    │
         │    │  │   │  │   │    │
         │    ▼  ▼   ▼  ▼   │    │
         │   ┌────┐ ┌────┐  │    │
         │   │AND1│ │AND2│  │    │
         │   └─┬──┘ └─┬──┘  │    │
         │     │(Z8Z4)│(Z8Z2│    │
         │     ▼      ▼     │    │
         └──►┌──────────┐   │    │
             │   OR1    │   │    │
             └────┬─────┘   │    │
                  │         │    │
                  ├─────────┼────┼────────────► Cout
                  │         │    │
                  │ Cout    │    │
                  ▼         │    │
          0   Cout  Cout 0  │    │    0 (GND)
          │    │     │   │  │    │    │
          ▼    ▼     ▼   ▼  ▼    ▼    ▼
     ┌───────────────────────────────────┐
     │       4-bit Binary Adder 2        │
     │ (Inputs: Z8..Z1 and 0,Cout,Cout,0)│
     └───────────────────────────────────┘
               │    │    │    │
               ▼    ▼    ▼    ▼
               S3   S2   S1   S0

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(b) 9 的補數產生電路推導

核心觀念

本題考查：

1. T 型正反器的激勵方程式
2. 同步循序電路的狀態轉移設計
3. Karnaugh map 中 don't care 的使用
4. 非法狀態的自我修復（self-correcting counter）

設三個 T 型正反器的現態為

$$ABC$$

其中 $A$ 為最高位元，$C$ 為最低位元。

T 型正反器的特性方程式為

$$Q^{+}=Q\oplus T$$

因此激勵值為

$$T=Q\oplus Q^{+}$$

當 $T=0$ 時，正反器保持原狀；當 $T=1$ 時，正反器反相。

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(a) 使用 don't care 的設計

題目要求的循環狀態為

$$000\rightarrow001\rightarrow011\rightarrow111\rightarrow110\rightarrow100\rightarrow000$$

狀態 $010$ 與 $101$ 未指定，因此在設計初期視為 don't care。

1. 狀態與 T 輸入表

由 $T=Q\oplus Q^{+}$ 計算各正反器的輸入：

現態 $ABC$	次態 $A^{+}B^{+}C^{+}$	$T_A$	$T_B$	$T_C$
000	001	0	0	1
001	011	0	1	0
010	未指定	X	X	X
011	111	1	0	0
100	000	1	0	0
101	未指定	X	X	X
110	100	0	1	0
111	110	0	0	1

其中 $X$ 代表 don't care。

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2. 化簡 $T_A$

$T_A=1$ 的狀態為 $011$ 與 $100$，don't care 為 $010$ 與 $101$。

利用 don't care 組合後：

• $010,011$ 組成 $A'B$
• $100,101$ 組成 $AB'$

因此

$$T_A=A'B+AB'$$

也就是

$$T_A=A\oplus B$$

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3. 化簡 $T_B$

$T_B=1$ 的狀態為 $001$ 與 $110$，並利用 don't care：

• $001,101$ 組成 $B'C$
• $010,110$ 組成 $BC'$

因此

$$T_B=B'C+BC'$$

也就是

$$T_B=B\oplus C$$

---

4. 化簡 $T_C$

$T_C=1$ 的狀態為 $000$ 與 $111$，並利用 don't care：

• $000,010$ 組成 $A'C'$
• $101,111$ 組成 $AC$

因此

$$T_C=A'C'+AC$$

也就是

$$T_C=A\odot C$$

其中 $\odot$ 表示 XNOR。

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為何電路可能無法正常運作？

將非法狀態代入上述函數。

狀態 $010$

$$T_A=A\oplus B=0\oplus1=1$$ $$T_B=B\oplus C=1\oplus0=1$$ $$T_C=A\odot C=0\odot0=1$$

所以次態為

$$A^{+}B^{+}C^{+} = 010\oplus111 = 101$$

因此

$$010\rightarrow101$$

狀態 $101$

$$T_A=1\oplus0=1$$ $$T_B=0\oplus1=1$$ $$T_C=1\odot1=1$$

所以次態為

$$101\oplus111=010$$

因此

$$101\rightarrow010$$

非法狀態形成另一個循環：

$$010\leftrightarrow101$$

電路一旦因為啟動暫態、雜訊或正反器初始值進入 $010$ 或 $101$，便會永遠在這兩個狀態間循環，無法進入題目要求的六狀態循環。因此，將未使用狀態視為 don't care，雖能使邏輯函數較簡單，卻不能保證電路具備自我修復能力。

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(b) 修正設計

修正方法是指定非法狀態的恢復路徑。本題採用最直接的設計：

$$010\rightarrow000$$ $$101\rightarrow000$$

如此一來，任何非法狀態最多經過一個 clock 就回到合法循環。

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1. 修正後狀態圖

合法循環為

$$000\rightarrow001\rightarrow011\rightarrow111\rightarrow110\rightarrow100\rightarrow000$$

核心觀念

本題的核心在於具傳遞延遲（Propagation Delay）之**閘控 D 型閂鎖器（Gated D-Latch）**的時序分析與波形繪製：

1. 電路拓撲與元件延遲：
   • 電路由 1 個反相器（Inverter）與 4 個雙輸入 NAND 閘組成。
   • 題目指定反相器與 NAND 閘之傳遞延遲均為 $\tau = 1\text{ ns}$，分析時間解析度為 $1\text{ ns}$。
2. 各節點布林邏輯關係（含延遲）：
   設時間 $t$（單位：$\text{ns}$）以 $1\text{ ns}$ 為離散步階，前一奈秒區間 $[t-1, t)$ 之各節點訊號決定當前區間 $[t, t+1)$ 之閘極輸出：
   • 反相器輸出 $\bar{D}_{\text{int}}$：
     $\bar{D}_{\text{int}}(t) = \overline{D(t-1)}$
   • 左上 NAND 閘輸出（記為設定訊號 $B$）：
     $B(t) = \overline{D(t-1) \cdot \text{Clock}(t-1)}$
   • 左下 NAND 閘輸出（題目指定節點 $A$，即重置訊號）：
     $A(t) = \overline{\text{Clock}(t-1) \cdot \bar{D}_{\text{int}}(t-1)}$
   • 右側由兩個交叉耦合（Cross-Coupled）NAND 閘組成的 $\bar{S}\bar{R}$ 閂鎖器核心：
     $Q(t) = \overline{B(t-1) \cdot \bar{Q}(t-1)}$
     $\bar{Q}(t) = \overline{Q(t-1) \cdot A(t-1)}$
3. NAND 型 $\bar{S}\bar{R}$ 閂鎖器的狀態轉換：
   • 當 $B=1, A=1$ 時：保持原態（Hold）。
   • 當 $B=0, A=1$ 時：置位（Set），$Q \to 1, \bar{Q} \to 0$。
   • 當 $B=1, A=0$ 時：重置（Reset），$Q \to 0, \bar{Q} \to 1$。
   • 由於回授迴路的延遲，當輸入改變時，必定是先由接收到低電位（0）的該顆 NAND 閘輸出率先變為 1，再經由回授使另一顆 NAND 閘輸出變為 0。

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解題方法

由原卷 Fig. 1 可辨識出電路由 1 個反相器與 4 個雙輸入 NAND 閘構成；由 Fig. 2 讀得時間軸範圍為 $t = 0 \sim 30\text{ ns}$，解析度為 $1\text{ ns}$。輸入訊號波形如下：

• $\text{Clock}$：週期為 $10\text{ ns}$（$5\text{ ns}$ 低、$5\text{ ns}$ 高），即在 $[0, 5), [10, 15), [20, 25)\text{ ns}$ 為 0；在 $[5, 10), [15, 20), [25, 30)\text{ ns}$ 為 1。
• $D$：在 $[0, 2)$ 為 0；$[2, 4)$ 為 1；$[4, 6)$ 為 0；$[6, 11)$ 為 1；$[11, 22)$ 為 0；$[22, 30)$ 為 1。
• 初始條件（$t \in [0, 1)\text{ ns}$）：$\text{Clock} = 0, D = 0, A = 1, Q = 0$（此時穩態下 $\bar{D}_{\text{int}} = 1, B = 1, \bar{Q} = 1$）。

依時間推進逐步推導各時段訊號變化：

1. $t \in [0, 5)\text{ ns}$（$\text{Clock} = 0$ 保持區間）

• 由於 $\text{Clock} = 0$，左上與左下 NAND 閘皆有至少一個輸入為 0，因此 $B$ 與 $A$ 之輸出恆為 1：
  $A(t) = 1, \quad B(t) = 1$
• 期間 $D$ 雖在 $2\text{ ns} \sim 4\text{ ns}$ 有脈衝上升，但因鐘脈衝為 0，輸出級 SR 閂鎖器處於保持態：
  $Q(t) = 0, \quad \bar{Q}(t) = 1$

2. $t \in [5, 10)\text{ ns}$（$\text{Clock} = 1$ 第一個致能區間）

• $t = 5\text{ ns}$：$\text{Clock}$ 升為 1。此時 $D = 0$，反相器輸出 $\bar{D}_{\text{int}} = 1$。
• $t = 6\text{ ns}$：
  • 左下 NAND 閘因前一奈秒輸入為 $\text{Clock}=1, \bar{D}_{\text{int}}=1$，經 $1\text{ ns}$ 延遲後，輸出 $A$ 下降為 0：
    $A(6) = 0$
  • 同時輸入端 $D$ 升為 1。
• $t = 7\text{ ns}$：
  • 反相器反應 $D$ 的上升，輸出 $\bar{D}_{\text{int}}$ 下降為 0。
  • 左上 NAND 閘因前一奈秒輸入為 $\text{Clock}=1, D=1$，經 $1\text{ ns}$ 延遲後，輸出 $B$ 下降為 0。
  • 左下 NAND 閘前一奈秒輸入仍為 $\text{Clock}=1, \bar{D}_{\text{int}}=1$，故輸出 $A$ 仍為 0。
• $t = 8\text{ ns}$：
  • 左下 NAND 閘因前一奈秒輸入為 $\bar{D}_{\text{int}}=0$，輸出 $A$ 回升為 1：
    $A(8) = 1$
    故 $A$ 在 $[6, 8)\text{ ns}$ 區間為低電位 0。
  • 右上 NAND 閘因前一奈秒輸入 $B=0$，輸出 $Q$ 上升為 1：
    $Q(8) = 1$
• $t = 9\text{ ns}$：
  • 右下 NAND 閘因前一奈秒輸入 $Q=1, A=1$，輸出 $\bar{Q}$ 下降為 0。
  • 閂鎖器穩定鎖在 $Q = 1, \bar{Q} = 0$。

3. $t \in [10, 15)\text{ ns}$（$\text{Clock} = 0$ 保持區間）

• $t = 10\text{ ns}$：$\text{Clock}$ 降為 0。
• $t = 11\text{ ns}$：左上 NAND 閘輸出 $B$ 回升為 1。此時 $D$ 降為 0。
• 由於 $\text{Clock} = 0$，左方閘門封鎖，$A = 1, B = 1$，SR 閂鎖器保持前態：
  $Q(t) = 1, \quad \bar{Q}(t) = 0$

4. $t \in [15, 20)\text{ ns}$（$\text{Clock} = 1, D = 0$ 重置區間）

• $t = 15\text{ ns}$：$\text{Clock}$ 升為 1。此時 $D = 0$，反相器輸出 $\bar{D}_{\text{int}} = 1$。
• $t = 16\text{ ns}$：
  • 左下 NAND 閘因輸入 $\text{Clock}=1, \bar{D}_{\text{int}}=1$，輸出 $A$ 下降為 0：
    $A(16) = 0$
  • 左上 NAND 閘因 $D=0$，輸出 $B$ 維持為 1。
• $t = 17\text{ ns}$：
  • 右下 NAND 閘的輸入之一 $A$ 在前一奈秒變為 0，強制其輸出 $\bar{Q}$ 上升為 1：
    $\bar{Q}(17) = 1$
• $t = 18\text{ ns}$：
  • 右上 NAND 閘的兩個輸入皆為 1（$B=1$ 且前一奈秒 $\bar{Q}$ 已回升至 1），因此輸出 $Q$ 下降為 0：
    $Q(18) = 0$
• 此後 $Q=0, \bar{Q}=1$ 保持穩定，直至時鐘下降。

5. $t \in [20, 25)\text{ ns}$（$\text{Clock} = 0$ 保持區間）

• $t = 20\text{ ns}$：$\text{Clock}$ 降為 0。
• $t = 21\text{ ns}$：左下 NAND 閘因 $\text{Clock}$ 變為 0，輸出 $A$ 回升為 1：
  $A(21) = 1$
  故 $A$ 在 $[16, 21)\text{ ns}$ 區間為低電位 0。
• $t = 22\text{ ns}$：$D$ 升為 1，反相器於 $23\text{ ns}$ 變為 0。但因 $\text{Clock} = 0$，不影響輸出，$Q$ 維持為 0。

6. $t \in [25, 30)\text{ ns}$（$\text{Clock} = 1, D = 1$ 置位區間）

• $t = 25\text{ ns}$：$\text{Clock}$ 升為 1。