114 年 國立中山大學積體電路設計研究所碩士班《電子學》

核心觀念

CMOS 電路的主要功耗分為動態功耗與靜態功耗。動態功耗來自電路切換時的充放電與短路電流；靜態功耗則來自電路未切換時仍存在的漏電流。總功耗可寫成：

$$P_{\text{total}} = P_{\text{dynamic}} + P_{\text{static}}$$

解題方法與計算公式

1. 動態功耗

輸出節點切換時，負載電容 $C_L$ 充電或放電。每次輸出由低電位升至高電位，電源提供的能量為 $C_L V_{DD}^2$。若每秒發生 $\alpha f$ 次低至高的切換，則切換功耗為：

$$P_{\text{switch}} = \alpha C_L V_{DD}^{2} f$$

其中：

• $\alpha$：每個時脈週期中，輸出由低至高切換的平均次數；若以每週期低至高切換的機率表示，數值介於 $0$ 與 $1$ 之間。
• $C_L$：輸出端的等效負載電容，包含閘極電容、連線電容及其他寄生電容。
• $V_{DD}$：電源電壓。
• $f$：時脈頻率。

此式的 $\alpha$ 採用「低至高切換次數」定義。若題目把活動因子定義為每週期的總切換次數，則應寫成 $P_{\text{switch}} = \frac{1}{2}\alpha C_L V_{DD}^2 f$。

輸入訊號轉換期間，NMOS 與 PMOS 可能短暫同時導通，形成由電源到地的直通電流。此短路功耗為：

$$P_{\text{short}} = V_{DD} I_{\text{short,avg}}$$

也可依一個週期內的短路電流波形計算：

$$P_{\text{short}} = V_{DD} f \int_{0}^{T} I_{\text{short}}(t)\,dt$$

其中 $I_{\text{short,avg}}$ 為平均短路電流，$T=1/f$ 為時脈週期。若將短路功耗一併納入動態功耗：

$$P_{\text{dynamic}} = P_{\text{switch}} + P_{\text{short}}$$

動態功耗會隨活動因子、負載電容及頻率增加而增加；其中電源電壓以平方關係影響切換功耗。

2. 靜態功耗

(a) CMOS 邏輯閘中 PMOS 與 NMOS 的角色與互補配對原因

1. PMOS 與 NMOS 的角色

   • PMOS (Pull-Up Network, PUN)：連接於電源 $V_{DD}$ 與輸出端之間。當輸入為低電位 ($0$) 時導通，將輸出端拉高至高電位 ($1$)，提供完整的強邏輯 1（Strong 1）。
   • NMOS (Pull-Down Network, PDN)：連接於輸出端與接地端 $GND$ 之間。當輸入為高電位 ($1$) 時導通，將輸出端拉低至低電位 ($0$)，提供完整的強邏輯 0（Strong 0）。

2. 使用互補配對的原因

   • 避免導通退化：NMOS 傳輸高電位會產生 $V_{DD}-V_{th}$ 的弱 1（Weak 1），PMOS 傳輸低電位會產生 $V_{th}$ 的弱 0（Weak 0）。使用 PMOS 做上拉、NMOS 做下拉可實現全振幅（Full-Swing, $0$ 到 $V_{DD}$）邏輯輸出。
   • 極低靜態功耗：穩態時 PUN 與 PDN 絕不同時導通，輸出與 $V_{DD}$ 或 $GND$ 僅有一方相連，靜態電流接近於零。

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(b) XOR 閘之 CMOS 電路設計與實作說明

邏輯布林表示式為 $Y = A\bar{B} + \bar{A}B$（即 $Y = A \oplus B$）。

1. 實作流程與結構設計

CMOS 標準邏輯輸出型態為反相結構（即 $\bar{Y}$ 邏輯），故先求出反相輸出邏輯：
$\bar{Y} = \overline{A\bar{B} + \bar{A}B} = (A + B)(\bar{A} + \bar{B}) = AB + \bar{A}\bar{B}$

• 下拉網路 (PDN)：依據 $\bar{Y} = AB + \bar{A}\bar{B}$ 設計 NMOS 電路。
  • 由兩條並聯支路組成：一條為 $A$ 與 $B$ 串聯；另一條為 $\bar{A}$ 與 $\bar{B}$ 串聯。
• 上拉網路 (PUN)：對 PDN 取對偶結構（Dual Structure）設計 PMOS 電路。
  • 由兩條串聯分支組成：一條為 $A$ 與 $B$ 並聯；

(a) Propagation Delay in CMOS Logic Gates

• 核心觀念

  • Propagation delay（傳遞延遲）是指輸入訊號從改變到輸出開始對應改變所需的時間。對於 CMOS 之單位閘，常以 t_PHL（高 → 低）與 t_PLH（低 → 高）兩個數值表示。
  • 這是評估電路 速度 的唯一參數，直接決定最大可工作頻率 $f_{max}=1/t_{pd}$，影響時序收斂（timing closure）與功耗（因為快速切換會產生更多動態功耗）。

• 為什麼是關鍵參數

  1. 頻率限制：若系統時鐘週期小於最長的傳遞延遲，資料會在時鐘邊緣前未穩定，產生功能錯誤。
  2. 時序分析：在同步電路設計中，所有路徑的延遲必須符合設定的 Setup/Hold 時間，傳遞延遲是計算這些限制的基礎。
  3. 功耗與噪聲：較長的延遲往往伴隨較大的負載電容，會增加充放電能量，進而提升動態功耗。

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(b) 兩種 Propagation Delay 及差異

• Low‑to‑High (t_PLH)：輸入由 Low 變 High，輸出由 Low (0 V) 拉升至 High（接近 V_DD）的時間。

• High‑to‑Low (t_PHL)：輸入由 High 變 Low，輸出由 High 拉降至 Low 的時間。

• 差異之來源

  1. 上拉/下拉驅動強度不同：PMOS（上拉）相對於 NMOS（下拉）在相同尺寸下的載流能力較弱，導致 $t_{PLH}$ 常較 $t_{PHL}$ 長。
  2. 輸入門檻電壓不同：CMOS 的 $V_{TH}$（NMOS）與 $|V_{TP}|$（PMOS）不相等，使得輸入翻轉點偏移，影響充電與放電的起始電壓。
  3. 負載電容差異：若電路在拉高時需要充電至 $V_{DD}$，而拉低只需放電至 0 V，電容的等效大小或寄生電阻會導致時間不對稱。

• 為何常不相等
  由上述三點可知，CMOS 內的 P‑與 N‑network 具備不同的電阻‑電容 (RC) 時間常數，故 $t_{PLH} \neq t_{PHL}$。在設計時常以較大的那一個作為 worst‑case propagation delay，以保證所有路徑均能滿足時序需求。

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(c) Noise Margin 在 CMOS 電路中的意義

• 定義：Noise Margin（噪聲容限）是指電路能容忍的輸入雜訊電壓幅度，而不會導致輸出錯誤切換。
• 重要性：
  1. 可靠度：實際電路會受到供電波動、耦合雜訊、溫度變化等不穩定因素，足夠的 Noise Margin 能確保邏輯 0/1 不被誤判。
  2. 系統整合：在多層級、不同製程或不同電壓域之間傳遞訊號時，必須保證每層的噪聲容限足以覆蓋前級輸出可能的偏移。
  3. 設計指標：Noise Margin 越大，設計者對於佈線與佈局的限制越寬鬆，降低設計失誤率。

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(d) Noise Margin High (NMH) 與 Noise Margin Low (NML) 的定義與計算

• 參數說明

  符號	意義
  $V_{OH}$	輸出高電平最小值（Output High）

核心觀念

本題考查 CMOS 反相器的電壓轉移特性（VTC），以及 NMOS、PMOS 在不同輸入電壓下的截止區、線性區與飽和區。

令輸入為 $V_{in}$、輸出為 $V_{out}$、電源為 $V_{DD}$。採用長通道平方律模型，並假設兩管匹配：

$$V_{tn}=|V_{tp}|=V_T,\qquad \beta_n=\beta_p=\beta$$

其中 $\beta=\mu C_{ox}(W/L)$。以下假設 $V_{DD}>2V_T$，使輸入從低到高時會經過兩管同時導通的區域。

判斷工作區的依據為：

• NMOS：$V_{GS}=V_{in}$、$V_{DS}=V_{out}$。導通條件為 $V_{in}>V_T$；飽和條件為 $V_{out}\ge V_{in}-V_T$。
• PMOS：$V_{SG}=V_{DD}-V_{in}$、$V_{SD}=V_{DD}-V_{out}$。導通條件為 $V_{in}<V_{DD}-V_T$；飽和條件為 $V_{DD}-V_{out}\ge V_{DD}-V_{in}-V_T$，等價於 $V_{out}\le V_{in}+V_T$。

解題方法

先按 $V_{in}$ 由低至高，判斷兩管是否導通，再用飽和與線性區的邊界條件分段。每一段中，若兩管都導通，穩態時上下管電流大小相等：

$$I_{Dn}=I_{Dp}=I_D$$

這個電流平衡式可用來求 VTC，也可用來判斷電源電流的變化。

(a) 基本 CMOS 反相器

PMOS 接在上方，源極接 $V_{DD}$；NMOS 接在下方，源極接地。兩管閘極相連作為輸入，汲極相連作為輸出。

             VDD
              |
          S ┌─────┐
Vin ────────┤ PMOS├
          D └──┬──┘
               ├──── Vout
          D ┌──┴──┐
Vin ────────┤ NMOS├
          S └─────┘
              |
             GND

(b) VTC 分段

輸入由低至高時，理想模型下依序經過以下五段：

分段	NMOS 工作區	PMOS 工作區	VTC 特徵
I	截止	線性區	$V_{out}\approx V_{DD}$
II	飽和區	線性區	輸出由高向下轉換
III	飽和區	飽和區	理想匹配模型下為垂直轉換段
IV	線性區	飽和區	輸出繼續下降
V	線性區	截止	$V_{out}\approx 0$

Vout
 VDD ────────────╲
                  ╲  I、II
                   ╲
                    │ III
                    │
                     ╲  IV、V
  0 ──────────────────╲──────── Vin
      0   VT       VDD/2     VDD−VT   VDD

在兩管都導通的分段，NMOS 飽和電流為

$$I_{Dn}=\frac{\beta}{2}(V_{in}-V_T)^2$$

PMOS 飽和電流為

$$I_{Dp}=\frac{\beta}{2}(V_{DD}-V_{in}-V_T)^2$$

兩管皆飽和時，令上下管電流相等：

$$(V_{in}-V_T)^2=(V_{DD}-V_{in}-V_T)^2$$

因此切換輸入電壓為

$$V_{in}=\frac{V_{DD}}{2}$$

核心觀念

本題考查兩級動態 CMOS 邏輯電路，重點包括：

• 動態節點的預充電（precharge）與評估（evaluation）
• CMOS 反相器的邏輯反相
• NMOS 串、並聯網路的導通條件
• 動態邏輯的充放電時間估算
• 電荷分享（charge sharing）造成的可靠度問題

圖中第一級以 $M$ 為動態節點，第二級以 $N$ 為動態節點；兩級分別由 $\phi_1$ 與 $\phi_2$ 控制。

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(a) 輸出 $Y$ 的邏輯函數

第一級：節點 $M$

當 $\phi_1=0$ 時，$M_{P1}$ 導通，將節點 $M$ 預充電至 $V_{DD}$：

$$M=1$$

經過反相器後，其輸出為：

$$X=\overline{M}=0$$

當 $\phi_1=1$ 時，$M_{P1}$ 截止，且 $M_{N3}$ 導通。若 $A=B=1$，則 $M_{N1}$、$M_{N2}$、$M_{N3}$ 全部導通，使節點 $M$ 放電至低電位：

$$M=\overline{AB}$$

因此第一級反相器輸出為：

$$X=AB$$

第二級：節點 $N$

第二級的放電路徑由 $M_{N4}$ 與 $M_{N5},M_{N6}$ 的網路構成。由圖可知：

• $M_{N4}$ 由第一級輸出 $X=AB$ 控制；
• $M_{N5}$、$M_{N6}$ 形成並聯網路，由 $A$、$B$ 控制；
• $M_{N7}$ 由 $\phi_2$ 控制。

因此第二級放電條件為：

$$X(A+B)\phi_2$$

代入 $X=AB$：

$$AB(A+B)=AB$$

故在評估期間：

$$N=\overline{AB}$$

最後經過輸出反相器：

$$\boxed{Y=AB}$$

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(b) 電路名稱

此電路由動態預充電節點、時脈控制 NMOS 評估網路及反相器所組成，屬於：

$$\boxed{\text{兩相動態 CMOS 邏輯（two-phase dynamic CMOS logic）}}$$

其結構也可視為具有級聯動態邏輯區塊的 domino-like dynamic logic。$\phi_1$ 與 $\phi_2$ 應採用不重疊時脈，以避免前後級同時進入不當的預充電與評估狀態。

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(c) $\phi_1$ 與 $\phi_2$ 的操作

情況一：$\phi_1=0$

此時：

• $M_{P1}$ 導通；
• $M$ 被預充電至 $V_{DD}$；
• 第一級輸出 $X=0$；
• 第一級完成預充電。

此階段不應讓第一級進行放電。

情況二：$\phi_1=1$

此時：

• $M_{P1}$ 截止；
• $M_{N3}$ 導通；
• 第一級進入評估階段。

當 $A=B=1$ 時：

$$M\rightarrow 0,\qquad X\rightarrow 1$$

否則：

$$M\rightarrow 1,\qquad X\rightarrow 0$$

因此第一級輸出為：

$$X=AB$$

情況三：$\phi_2=0$

此時：

• $M_{P2}$ 導通；
• 節點 $N$ 被預充電至 $V_{DD}$；
• 輸出反相器使 $Y=0$；
• $M_{N7}$ 截止，避免節點 $N$ 放電。

情況四：$\phi_2=1$

此時：

• $M_{P2}$ 截止；
• $M_{N7}$ 導通；
• 第二級進入評估階段。

只有當第一級輸出及輸入條件均使放電網路導通時，節點 $N$ 才會放電：

$$A=B=1$$

此時：

$$N=0,\qquad Y=1$$

若 $A$ 或 $B$ 任一為 $0$，則放電路徑不完整：

$$N=1,\qquad Y=0$$

所以輸出仍為：

$$Y=AB$$

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(d) 節點 $N$ 的上升時間 $t_r$

節點 $N$ 的上升發生於預充電期間，主要由 PMOS $M_{P2}$ 對 $C_{L2}$ 充電。

1. PMOS 參數

$$\mu_p C_{ox} =\frac{\mu_n C_{ox}}{3} =\frac{300}{3} =100\ \mu\text{A}/\text{V}^2$$

PMOS 的尺寸比為：

$$\frac{W}{L}=\frac{0.54}{0.18}=3$$

其等效導通電阻可估為：

$$R_p\approx \frac{1} {\mu_p C_{ox}(W/L)(V_{DD}-|V_{tp}|)}$$

代入數值：

$$R_p\approx \frac{1} {(100\times10^{-6})(3)(1.8-0.5)}$$