參考書等級：教材《計算機組織與設計》（Computer Organization and Design）或《Computer Architecture: A Quantitative Approach》，均列於大學部與研究所必修範圍。

核心觀念

本題考查計算機組織中**管線化技術（Pipelining）**的核心原理、時脈週期（Clock Period）與時脈頻率（Clock Rate）的決定機制、效能提升（Speedup）的本質來源，以及硬體資源爭用與結構冒險（Structural Hazards）的防範。

相關關鍵定義與公式如下：

1. 時脈週期與關鍵路徑：
   管線化硬體的時脈週期 $T_{\text{clock}}$ 取決於延遲最長的階段（最慢階段 / Critical Path Stage），加上管線暫存器（Pipeline Register）的開銷（如 Setup Time 與 Propagation Delay）：
   $T_{\text{clock}} \ge \max_{i}(T_{\text{stage}_i}) + T_{\text{overhead}}$
   時脈頻率 $f = \frac{1}{T_{\text{clock}}}$ 因此受限於最慢的階段。

2. 吞吐量與延遲（Throughput vs. Latency）：

   • 吞吐量（Throughput）：單位時間內完成的指令數量。管線化的加速比（Speedup）完全來自於指令吞吐量的提升。
   • 延遲（Latency / Overall Delay）：單一指令從開始執行到完成所需的總時間。管線化不會縮短單一指令的執行延遲；相反地，因為加入了管線暫存器開銷與階段不平衡（Stage Imbalance），單一指令的 Latency 通常會持平或微幅增加。

3. 結構冒險與硬體資源獨立性：
   在管線化架構中，多個指令在同一時脈週期內處於不同階段重疊執行。若不同階段試圖存取同一個硬體資源，會產生結構冒險（Structural Hazard）。因此各階段所需的硬體資源必須獨立配置（如分離的指令快取與資料快取）。

解題方法

針對題目中關於管線化技術的四個敘述，以計算機組織理論與硬體架構規範逐一驗證：

1. 時脈決定機制：檢驗時脈週期與頻率係由最快還是最慢階段決定。
2. 效能提升來源：檢驗 Speedup 是來自於提升 Throughput 還是降低單一指令 Latency。
3. 路徑分割原則：檢驗切分組合邏輯以降低時脈週期的前提與邏輯是否正確。
4. 硬體資源共享：檢驗管線化 CPU 各階段能否在同一時脈週期內共用硬體資源。

選項分析

• (a) 錯誤
  • 原敘述：The clock rate of a pipelined hardware is determined by the fastest stage.
  • 分析：管線硬體的時脈週期（Clock Period, $T_{\text{clock}}$）受限於最慢的階段（slowest stage），即 critical path。若時脈頻率（Clock Rate, $f = 1/T_{\text{clock}}$）依最快階段設定，最慢階段將無法在一個時脈週期內完成運算與資料傳遞，導致電路功能錯誤。

核心觀念

本題考驗電腦架構中**平行處理技術（Parallelism）**的分類、硬體機制與效能權衡（Trade-offs），涵蓋以下四大核心領域：

1. 硬體多執行緒（Hardware Multithreading）：

   • 粗粒度多執行緒（Coarse-grained Multithreading）：僅在遇到高延遲停頓（Costly/Expensive Stalls，如 L2/L3 快取未命中）時才進行執行緒切換。切換時需清空或填補管線（Pipeline Flush/Fill），具備切換開銷（Switching Overhead）。
   • 細粒度多執行緒（Fine-grained Multithreading）：每個時脈週期輪流切換執行緒，可掩蓋長短停頓，但會拉長單一執行緒的執行時間。
   • 同步多執行緒（Simultaneous Multithreading, SMT）：基於多發射（Multiple-issue / Superscalar）且動態排程的處理器架構，允許在同一個時脈週期內從多個不同執行緒發射指令至不同的執行單元。

2. Flynn 分類法與能效比較（Flynn's Taxonomy & Energy Efficiency）：

   • SIMD（Single Instruction, Multiple Data）：由單一控制單元（Control Unit）控制多個資料運算單元（ALUs）。指令擷取與解碼開銷分攤至大量資料，故具有極高能效（Energy Efficiency）。
   • MIMD（Multiple Instruction, Multiple Data）：每個處理核心皆擁有獨立的控制單元與指令擷取／解碼電路，處理平行任務時的控制邏輯功耗顯著高於 SIMD。

3. 指令級平行（Instruction Level Parallelism, ILP）：

   • 泛指在單一處理器內重疊執行多條指令的技術。常見實作包含：指令管線化（Pipelining）、超純量（Superscalar）、亂序執行（Out-of-Order Execution, OoO）及動態排程（Dynamic Scheduling）。

解題方法

本題為觀念判斷題，解題切入點為比對電腦架構標準定義與硬體實作細節：

1. 判斷粗粒度多執行緒切換時機與能掩蓋的停頓類型（Short Stalls vs. Long Stalls）。
2. 檢查 SMT 的底層硬體基底（Multiple-issue 還是 Single-issue）。
3. 比較 SIMD 與 MIMD 在控制邏輯硬體開銷上的能效表現。
4. 確認 ILP 的範疇與具體硬體實現技術。

選項分析

(a) 正確

• 詳細說明：粗粒度多執行緒（Coarse-grained Multithreading）為了避免頻繁切換導致單一執行緒延遲過高，採用「僅在發生昂貴停頓（Expensive Stalls，如 L2/L3 Cache Miss 或訪問主記憶體）時才切換執行緒」的策略。由於切換執行緒需要清空（Flush）或填補管線，存在固定的硬體開銷。

核心觀念

1. CPU Time 與 Elapsed Time 的定義差異：CPU 執行時間（CPU Time）僅包含 CPU 處理該任務的實際運算時間，不包含等待 I/O 與其他程式交錯執行的時間。
2. IC 設計抽象層級（Abstraction Levels）：在積體電路設計中，邏輯閘層（Gate Level）為電晶體層（Transistor Level）的抽象化表示。
3. CPU 效能三大要素公式：
   $\text{CPU Time} = \text{Instruction Count (IC)} \times \text{CPI} \times \text{Clock Cycle Time}$
   衡量處理器效能需綜合評估指令數 ($IC$)、平均每指令週期數 ($CPI$) 與時脈週期時間（$\text{Clock Cycle Time}$），單一指標無法決定整體效能。
4. 硬體輸入介面特性：現代行動裝置（智慧型手機與平板）主流使用支援多點觸控（Multi-touch）的電容式觸控螢幕（Capacitive Touchscreen）。

解題方法

本題為計算機組織與結構基本概念的複選觀念題。解題切入點如下：

1. 引用 CPU 效能標準量測公式，判斷效能評估指標是否嚴謹。
2. 根據電腦系統抽象化層級架構，由底層半導體元件（Transistor）向高層邏輯（Gate/RTL）進行層級對應。
3. 區分系統響應時間（Elapsed Time）與 CPU 執行時間（CPU Time）的範疇。
4. 依據現行消費性電子硬體規範，審視 Touchscreen 技術原理。

選項分析

• (a) 錯誤

  • 題目原文：CPU time is total time spent processing on a given job, including I/O time.
  • 詳解：CPU Time（CPU 執行時間）定義為 CPU 實際用於處理該程式指令的時間（可細分為 User CPU Time 與 System CPU Time），**明確不包含（excluding）**等待 I/O 運作或切換執行其他程式的時間。包含 I/O 等待時間與排程開銷的總時間稱為 Elapsed Time（或 Wall-clock Time / Response Time）。

• (b) 正確

  • 題目原文：In the IC design flow, the gate level implementation is the abstraction of the transistor level circuit
  • 詳解：在 IC 設計流程中，階層化抽象由低至高依序為：電晶體層（Transistor Level / Switch Level）$\rightarrow$ 邏輯閘層（Gate Level）$\rightarrow$ 暫存器傳輸層（RTL）$\rightarrow$ 系統／演算法層（System Level）。

核心觀念

本題考驗 RISC-V 與 MIPS 等 RISC（精簡指令集）指令集架構（ISA） 的基本屬性與作業系統/編譯器基礎觀念，包含以下四項核心知識：

1. Load/Store 架構：RISC 架構中算術指令運算元（Operands）的存取限制。
2. 堆疊指標（Stack Pointer）與暫存器溢位（Register Spilling）：記憶體堆疊維護與函式呼叫協定。
3. 馮·紐曼架構之儲存程式觀念（Stored-Program Concept）：指令與資料在記憶體中的儲存型態與本質。
4. 編譯器控制流程分析之基本區塊（Basic Block）：程式指令區塊的定義與控制流屬性。

解題方法

針對各選項敘述，逐一比對 Patterson & Hennessy《Computer Organization and Design》經典教材中對 RISC-V / MIPS ISA 的標準定義與理論推導：

1. 分析算術指令是否具備直接存取記憶體運算元的能力（區分 RISC 與 CISC 架構）。
2. 核對堆疊指標（$sp$）的定義與暫存器溢位（Register Spilling）之應用情境。
3. 根據儲存程式觀念，檢視指令與資料於記憶體中儲存格式的異同。
4. 依據編譯器理論檢視基本區塊（Basic Block）的進入、執行與離開條件屬性。

選項分析

• (a) 錯誤

  • 分析：RISC-V 與 MIPS 均屬於典型的 RISC（Load/Store 架構）。在 Load/Store 架構中，所有算術與邏輯指令（如 add, sub, and, or 等）的運算元（Operands）只能是暫存器（Registers）或立即數（Immediates），絕不能直接以記憶體位址（Memory Operands）作為運算元。
  • 補充：在 RISC 中，只有 load（如 lw）與 store（如 sw）指令可以直接存取記憶體；若要對記憶體中的資料進行加法，必須先將資料 Load 入暫存器，經算術指令處理後，再 Store 回記憶體。直接允許算術指令存取記憶體運算元是 CISC（如 x86）架構的特徵。

• (b) 正確

  • 分析：堆疊指標（Stack Pointer, $sp$） 是一個專用暫存器（RISC-V 中為 x2/sp，MIPS 中為 $29/$sp），記錄目前堆疊頂端（Top of Stack）的位址，即堆疊中最新分配的記憶體空間位址（most recently allocated address）。

核心觀念

本題考查計算機組織中**快取記憶體（Cache Memory）**的基本原理與硬體架構特質，包含以下重點：

1. 計算機架構八大觀念（8 Great Ideas）：記憶體階層（Hierarchy of Memories）設計建立於區域性原則（Principle of Locality）；而預測（Prediction）為另一個獨立的核心設計觀念。
2. 快取對映與放置策略（Block Placement Policy）：
   • 直接對映（Direct Mapped）：實施 $1$-to-$1$ 映射，每個區塊只能放置於恰好 1 個指定快取位置。
   • 組連結（Set Associative）：區塊對映至指定 Set 後，可彈性放置在該 Set 內的任一 Block，用以降低衝突失誤（Conflict Misses）。
3. 組連結的平行硬體搜尋機制：
   • 在總快取容量保持不變時，提高連結度（Associativity $N$）會使每組的區塊數（Blocks per set）增加為 $N$。
   • 為在單一時脈週期內完成 Tag 尋找，硬體必須針對該 Set 內所有的 Block 同時進行 Tag 比較，故硬體平行比較器（Comparators）需求數量即等於 $N$。

解題方法

本題為觀念判斷題，解題切入點如下：

1. 釐清計算機架構設計哲學中「記憶體階層與區域性」與「預測」的定義差異。
2. 代入 Cache 對映邏輯公式：$\text{Cache Index} = (\text{Block Address}) \bmod (\text{Number of Sets})$。
3. 比較不同 Block Placement 策略對 Cache Misses（特別是 Conflict Miss）的影響。
4. 分析硬體實作細節：Associativity（$N$）與組內區塊數、平行比較器數量（Parallel Tag Comparison）之對應關係。

選項分析

• (a) 正確
  原文：Cache relies on the principle of locality to try to find the desired data in the higher levels of the memory hierarchy, which is different from the big idea of prediction.
  分析：快取記憶體之能發揮作用，主要依賴區域性原則（Principle of Locality），包含時間區域性（Temporal Locality）與空間區域性（Spatial Locality）。根據 Patterson & Hennessy 的經典教材《Computer Organization and Design》，計算機架構的「八大核心觀念（8 Great Ideas）」中，「記憶體階層（Hierarchy of Memories）」與「透過預測提升效能（Performance via Prediction）」屬於兩個不同的設計觀念。因此，Cache 依賴區域性原則運作，這與「預測」觀念是不同的，敘述正確。

• (b) 錯誤
  原文：In a direct mapped cache, each memory location is mapped directly to two specific locations in the cache.
  分析：在直接對映快取（Direct Mapped Cache）中，主記憶體的每一個區塊只能被直接對映到快取中**恰好 1 個（exactly one）**特定的位置。其對映公式為：

原始執行週期

時脈 2 GHz ⇒ 每秒 2×10⁹ 個週期，原程式執行時間

$T_{\text{orig}}=\frac{C_{\text{total}}}{2\times10^{9}}=0.185\ \text{s}$

欲使程式執行時間縮短為原來的 ½：

Booth 演算法以 $Q_{i}$、$Q_{i-1}$ 兩位判斷：

• $00$、$11$ → 無操作
• $01$ → 加上被乘數 $M$
• $10$ → 減去 $M$

設定
被乘數 $M=0111\,1110_2$（+126）
乘數 $Q=0111\,1110_2$，添上 $Q_{-1}=0$

寫出 $Q$ 各位（自 LSB 起）：

核心觀念

• RISC-V / MIPS 條件跳躍指令（Branch Instruction）：blt（Branch if Less Than）用於比較兩個暫存器的有號數（Signed Integer）大小。若第一個暫存器的值嚴格小於第二個暫存器，則跳躍至指定標籤（Label）；否則繼續順序執行下一條指令。
• 無條件跳躍指令（Unconditional Jump Instruction）：jal（Jump and Link）在 RISC-V 中將目標暫存器設為 x0（零暫存器 Zero Register），即可充當不需要儲存返回位址的無條件跳躍指令 j。
• 邏輯或立即數運算（Bitwise OR Immediate）：ori 指令將暫存器內容與立即數進行位元邏輯或（Bitwise OR）運算。將零暫存器與數值 $N$ 進行 ori 運算（如 ori x5, x0, 8），結果即為 $0 \text{ OR } 8 = 8$。
• 二補數與數值符號判定（Two's Complement Representation）：十六進位數值 0x0000000000011100 的最高有效位元（MSB）為 $0$，在二補數系統中代表正數。

解題方法

本題為 RISC-V 與 MIPS 組合語言指令追蹤題，核心在於判定 blt 條件是否成立，並依據控制流程（Control Flow）推導暫存器 x5（RISC-V）與 $t1（MIPS）的最終十進位數值。

1. 暫存器初始值數值分析：
   暫存器 x7（RISC-V）與 $t0（MIPS）儲存的數值為：
   $x7 = \$t0 = \text{0x0000000000011100}_{16}$
   將其換算為十進位：
   $\text{0x0000000000011100}_{16} = 1 \times 16^4 + 1 \times 16^3 + 1 \times 16^2 = 65536 + 4096 + 256 = 69888_{10}$
   因為最高有效位元（MSB）為 $0$，故 $x7 = 69888 > 0$（為正數）。

2. 條件跳躍 blt 判定：
   指令 blt x7, x0, ELSE（與 blt $t0, $zero, ELSE）的比較條件為：
   $\text{x7} < \text{x0} \quad \Rightarrow \quad 69888 < 0$
   條件不成立（False），因此不發生跳躍（Not Taken），程式繼續順序執行下一行指令。

3. 執行順序指令與暫存器更新：

   • 順序執行 ori x5, x0, 8（與 ori $t1, $zero, 8）：
     $\text{x5} = \text{x0} \mid 8 = 0 \mid 8 = 8_{10}$
     位元運算過程：
     $0000_2 \mid 1000_2 = 1000_2 = 8_{10}$
   • 順序執行 jal x0, DONE：
     無條件跳躍至標籤 DONE，跳過 ELSE 區塊中的 ori x5, x0, 4。

4. 最終結果：
   程式跳躍至 DONE 後結束，暫存器 x5 與 $t1 的十進位數值維持為 $8

這題考驗對快取記憶體（cache）設計的理解，包括位址切割（address decomposition）、快取結構（direct mapped, set-associative）、位址大小、行大小（line size）和快取行數（number of lines）之間的關係。

首先，我們需要根據題目提供的規格和快取結構圖來推導各個位址部分的位元數。

規格：

1. Address size: 64 bits. 總位址大小是 64 位元。
2. 32 words of data in a line. 一行（line）有 32 個字（word）。
3. 128 lines. 快取總共有 128 行。

快取結構圖分析：
圖中顯示了 64 位元的位址被劃分成三個部分：Tag, Index, Block offset。

• Tag: 標記部分，用於在快取中唯一識別一個主記憶體區塊。
• Index: 索引部分，用於定位快取中的哪個組（set）或哪一行（line）。
• Byte offset: 位元組偏移量，用於在選定的快取行內定位具體的位元組。

計算各部分位元數：

1. Byte offset (Block offset):

   • 題目說明一行有 32 個字（words）。
   • 在典型的電腦架構中，一個字（word）通常是 4 個位元組（bytes）。所以，一行有 $32 \text{ words} \times 4 \text{ bytes/word} = 128 \text{ bytes}$。
   • 要定址 128 個位元組，我們需要 $\lceil \log_2 128 \rceil$ 位元。
   • $128 = 2^7$，所以需要 7 位元來表示位元組偏移量。
   • 圖中顯示 Byte offset 有 7 位元。
   • L = 7。

2. Index:

   • 快取總共有 128 行（lines）。
   • Index 的作用是選擇這 128 行中的哪一行。
   • 要定址 128 行，我們需要 $\lceil \log_2 128 \rceil$ 位元。
   • $128 = 2^7$，所以需要 7 位元來作為 Index。
   • 圖中顯示 Index 有 7 位元。
   • H = 7。

3. Tag:

   • 總位址大小是 64 位元。
   • 位址被分成 Tag, Index, Block offset 三部分。
   • Tag 的位元數 = (總位址大小) - (Index 位元數) - (Block offset 位元數)。
   • Tag 位元數 = $64 - 7 - 7 = 50$ 位元。
   • 圖中顯示 Tag 部分有 50 位元。
   • F = 50。

根據圖中的標示推導 A 到 E：

圖中，位址的位元劃分如下：

• 最高位是 Tag 的最高位。
• Tag 部分從最高位開始，共有 50 位。
• Index 部分緊隨 Tag 之後，有 7 位。
• Block offset 部分是最低的 7 位。

位址從最高位到最低位的順序是：Tag (50 bits) | Index (7 bits) | Block offset (7 bits)。
總共 $50 + 7 + 7 = 64$ 位元。

圖中的標示：

• Tag 部分標示為 50 bits。
• Index 部分標示為 7 bits。
• Byte offset 部分標示為 7 bits。

現在看圖中的 A, B, C, D, E, F, G, H, I, J, K, L。
這些字母代表位址的位元範圍或數量。
位址位元從 63 (最高位) 到 0 (最低位)。

• Block offset 是最低的 7 位，即位址 0 到 6。

  • 圖中 Byte offset 標示為 DE bits。這意味著 D 是 Byte offset 的位元數。
  • D = 7。

• Index 是緊接著 Block offset 的 7 位。

  • Block offset 是位址 0-6。
  • Index 應該是位址 7 到 $7+7-1 = 13$。
  • 圖中 Index 部分標示為 C bits。這意味著 C 是 Index 的位元數。
  • C = 7。

• Tag 是剩餘的位元。

  • Tag 的位元數是 50 位。
  • 圖中 Tag 部分標示為 B bits。這意味著 B 是 Tag 的位元數。
  • B = 50。

• 總位址大小 是 64 位元。

  • 圖中 Address 標示為 A bits。這意味著 A 是總位址大小。
  • A = 64。

• F, G, H, I, J, K, L 這些字母在圖中也標示在位址的劃分上。

  • F 標示在 Tag 部分，表示 Tag 的位元數。我們已經推導出 F = 50。
  • H 標示在 Index 部分，表示 Index 的位元數。我們已經推導出 H = 7。
  • L 標示在 Byte offset 部分，表示 Byte offset 的位元數。我們已經推導出 L = 7。