109 年 國立成功大學電機資訊學院碩士班─微電、奈米聯招《固態電子元件》

核心觀念

本題考查非均勻半導體在熱平衡下的漂移電流與擴散電流平衡。

電子總電流密度為

$$J_n=J_{n,\mathrm{drift}}+J_{n,\mathrm{diff}} =q\mu_n nE+qD_n\frac{dn}{dx}$$

熱平衡時沒有淨電流，因此

$$J_n=0$$

又由 Einstein relation，

$$\frac{D_n}{\mu_n}=\frac{kT}{q}$$

其中

• $\mu_n=1500\ \text{cm}^2/\text{V}\cdot\text{s}$
• $\dfrac{kT}{q}=0.026\ \text{V}$
• $L=2\times10^{-3}\ \text{cm}$

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解題方法

一、求 $x=0$ 處的電場

由熱平衡條件，

$$q\mu_n nE+qD_n\frac{dn}{dx}=0$$

除以 $q\mu_n n$：

$$E=-\frac{D_n}{\mu_n}\frac{1}{n}\frac{dn}{dx}$$

利用 Einstein relation，可得

$$E=-\frac{kT}{q}\frac{1}{n}\frac{dn}{dx} =-\frac{kT}{q}\frac{d(\ln n)}{dx}$$

已知

$$n(x)=10^{18}\exp\left(-\frac{5x}{L}\right)$$

因此

$$\ln n= \ln(10^{18})-\frac{5x}{L}$$

所以

$$\frac{d(\ln n)}{dx}=-\frac{5}{L}$$

電場為

$$E=\frac{5}{L}\frac{kT}{q}$$

代入數值：

$$E=\frac{5(0.026)}{2\times10^{-3}} =65\ \text{V/cm}$$

此電場為正，方向沿 $+x$ 軸。由於電子濃度沿 $+x$ 方向遞減，電子擴散電流指向 $-x$；正電場造成的電子漂移電流則指向 $+x$，兩者在熱平衡下互相抵消。

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二、求 $x=L/2$ 處的電子擴散電流

先由 Einstein relation 求電子擴散係數：

$$D_n=\mu_n\frac{kT}{q}$$ $$D_n=1500(0.026) =39\ \text{cm}^2/\text{s}$$

在 $x=L/2$ 處，電子濃度為

$$n\left(\frac{L}{2}\right) =10^{18}\exp\left(-\frac{5}{2}\right)$$

核心觀念

1. 金屬／半導體接觸（MS 接面）與能障特性：

   • 題目設定為 p 型矽晶（p-Si）且金屬功函數小於半導體功函數（$\phi_m < \phi_{Si}$）。
   • 接觸前，金屬費米能階高於 p 型矽費米能階（$E_{Fm} > E_{Fs}$）。
   • 接觸並達到熱平衡時，電子由金屬流入 p 型矽，與表面附近的電洞復合，使表面區域缺乏自由載子，留下帶負電的不可移動受光離子（$N_A^-$），形成空乏區（Depletion Region），屬於蕭特基接觸（Schottky Barrier）。
   • 能帶在兩側金屬接面處皆呈現向下彎曲（Downward band bending）。

2. 靜電電位與帕松方程式（Poisson's Equation）：

   • 靜電電位 $V(x)$ 與電子位能 $E_e(x)$ 之關係為 $E_e(x) = -qV(x)$，因此電位分佈曲線與能帶圖（$E_c, E_v$）之上下走向剛好相反。
   • 一維帕松方程式： $$\frac{d^2 V(x)}{dx^2} = -\frac{\rho(x)}{\epsilon_s}$$
   • 在 p 型矽空乏區中，空間電荷密度 $\rho(x) = -qN_A < 0$，因此： $$\frac{d^2 V(x)}{dx^2} = \frac{qN_A}{\epsilon_s} > 0$$
   • 二階微分大於零，代表電位分佈 $V(x)$ 在空乏區內呈凹向上（開口向上，Concave Up）的拋物線分佈。

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解題方法與推導

設金屬位於 $x = 0$ 與 $x = L$ 兩端，中間為厚度為 $L$ 的 p 型矽基底。令兩端金屬在平衡狀態下的電位為參考基準 $V(0) = V(L) = V_0$（或設為 $0\text{ V}$）。

單一接面的內建電位為：

$$V_{bi} = \phi_{Si} - \phi_m > 0$$

單側接觸在完全展開時的空乏區寬度為：

$$W = \sqrt{\frac{2\epsilon_s V_{bi}}{qN_A}}$$

根據矽基底厚度 $L$ 與空乏區寬度 $W$ 的相對大小，熱平衡下的電位分佈有兩種可能情況：

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情況一：未貫穿／厚基底（Non-punch-through / Thick base, $L > 2W$）

當矽基底厚度大於兩側空乏區寬度總和時，元件中央保留電中性區：

1. 左側空乏區（$0 \le x \le W$）： $$V(x) = (V_0 - V_{bi}) + \frac{qN_A}{2\epsilon_s}(W - x)^2$$ 在 $x = 0$ 處，$V(0) = V_0$；在 $x = W$ 處，$V(W) = V_0 - V_{bi}$。
2. 中央中性區（$W < x < L - W$）：
   無空間電荷（$\rho = 0$），電場為零，電位維持最低常數值： $$V(x) = V_0 - V_{bi} = \text{常數}$$
3. 右側空乏區（$L - W \le x \le L$）： $$V(x) = (V_0 - V_{bi}) + \frac{qN_A}{2\epsilon_s}\left(x - (L - W)\right)^2$$ 在 $x = L$ 處，$V(L) = V_0$。

核心觀念

本題考查突變式 $pn$ 接面的空乏區電荷分布與電位降。採用空乏近似時：

• $p$ 側空乏區 $-x_p<x<0$ 的固定離子電荷密度為 $-qN_A$。
• $n$ 側空乏區 $0<x<x_n$ 的固定離子電荷密度為 $+qN_D$。
• 空乏區內總電荷必須滿足電中性。
• 電位降可由 Poisson 方程式積分得到。

其中 $V_a$ 為 $p$ 側空乏區的電位降，$V_b$ 為 $n$ 側空乏區的電位降。

解題方法

1. 空乏區電荷中性條件

$p$ 側與 $n$ 側的空乏區電荷量大小相等，因此

$$qN_Ax_p=qN_Dx_n$$

消去 $q$ 得

$$N_Ax_p=N_Dx_n$$

所以

$$\frac{x_p}{x_n}=\frac{N_D}{N_A}$$

2. 求兩側電位降

在 $p$ 側，空乏區電荷密度為 $-qN_A$。由 Poisson 方程式積分，電場呈三角形分布，因此 $p$ 側電位降大小為

$$V_a=\frac{qN_Ax_p^2}{2\varepsilon_s}$$

同理，$n$ 側電位降為

$$V_b=\frac{qN_Dx_n^2}{2\varepsilon_s}$$

其中 $\varepsilon_s$ 為半導體介電常數。

3. 求 $V_a/V_b$

將兩式相除：

$$\frac{V_a}{V_b} = \frac{N_Ax_p^2}{N_Dx_n^2}$$

利用

本題考查半導體能隙寬度變化對 p-n 接面二極體 I-V 特性的影響。

核心觀念：

1. p-n 接二極體的正向和反向電流組成。
2. 熱產生電流 (dark current) 與能隙寬度 (Eg) 的關係。
3. 複合 (recombination) 機制，特別是 Shockley-Read-Hall (SRH) 複合和輻射複合。
4. 電流密度 J 與載子濃度、擴散係數、遷移率、電場等相關。

解題步驟：
p-n 接二極體的總電流主要包含兩個部分：

1. 注入電流 (Injection current)：在正向偏壓下，由少數載子擴散和漂移引起的電流。這部分電流主要與外加電壓 $V$ 和溫度 $T$ 有關，近似為 $I_{inj} \approx I_0 (\exp(V/V_T) - 1)$，其中 $I_0$ 是飽和注入電流。
2. 熱產生電流 (Thermal generation current)：在反向偏壓下，由耗盡區內和擴散區內的少數載子熱產生引起的電流。這部分電流稱為暗電流 (dark current)，其大小與能隙寬度 $E_g$ 密切相關。

熱產生電流與能隙寬度的關係
熱產生電流是耗盡區內電子-電洞對的產生速率積分。產生速率與半導體材料的能隙寬度 $E_g$ 有關。

• Shockley-Read-Hall (SRH) 產生：在耗盡區內，由缺陷能階引起的產生速率，與 $E_g$ 的關係較為間接，但通常認為產生速率與 $n_i^2$ 成正比，而 $n_i^2 \propto \exp(-E_g/kT)$。因此，SRH 產生電流與 $\exp(-E_g/kT)$ 成正比。
• 輻射產生 (Radiative generation)：直接能隙半導體中的產生機制，產生速率與 $E_g$ 的關係較弱，但實際情況中，熱產生電流主要受 SRH 影響。

二極體 I-V 特性曲線
二極體的 I-V 特性曲線可以近似表示為：
$I = I_{inj} + I_{gen} = I_0 (\exp(V/V_T) - 1) + I_{gen0}$
其中 $I_0$ 是與載子壽命、摻雜濃度、幾何尺寸等相關的參數，$I_{gen0}$ 是反向飽和電流（熱產生電流）。
$I_{gen0}$ 主要由耗盡區內的產生電流和擴散到耗盡區邊界的少數載子引起的電流組成。

影響
當半導體的能隙寬度 $E_g$ 減半到 $E_g/2$ 時：

1. 本質載子濃度 $n_i$ 的變化：
   $n_i^2 \approx N_c N_v \exp(-E_g / kT)$
   其中 $N_c$ 和 $N_v$ 是大約與 $T^{3/2}$ 成正比的常數。
   如果 $E_g$ 減半，則 $\exp(-E_g/kT)$ 的指數項會變成 $\exp(-(E_g/2)/kT)$。
   新的 $n_i^2$ 約為舊的 $(\exp(-E_g/kT)) / (\exp(-(E_g/2)/kT)) = \exp(-E_g/2kT)$ 倍。
   所以，$n_i$ 會顯著增加。
   例如，若 $E_g = 1.4 \, \text{eV}$ (GaAs)，減半後為 $0.7 \, \text{eV}$ (Ge 或 Si 的一部分能隙)。
   若 $E_g = 1.1 \, \text{eV}$ (Si)，減半後為 $0.55 \, \text{eV}$。

2. 熱產生電流 $I_{gen0}$ 的變化：
   反向飽和電流 $I_{gen0}$ 與 $n_i$ 成正比（或者與 $n_i$ 的平方成正比，取決於具體推導，但總的趨勢是 $n_i$ 越大，電流越大）。
   更精確地，耗盡區產生電流與 $n_i \times W_d$ 成正比，其中 $W_d$ 是耗盡區寬度。
   擴散電流與 $n_i^2$ 的載子壽命成正比。
   但總的來說，由於 $n_i$ 的顯著增加，熱產生電流 $I_{gen0}$ 會 急劇增加。
   如果 $E_g$ 減半， $n_i$ 大約會增加 $\exp(E_g/4kT)$ 倍。
   例如，對於 Si ($E_g \approx 1.1 \text{ eV}$)，如果能隙減半到 $0.55 \text{ eV}$，則 $n_i$ 會增加 $\exp(1.1 \text{ eV} / (4 \times 0.026 \text{ eV})) \approx \exp(10.5) \approx 3.6 \times 10^4$ 倍。
   這意味著反向飽和電流會增大很多個數量級。

3. 注入電流 $I_0$ 的變化：
   注入電流的飽和值 $I_0$ 也與載子壽命和擴散長度有關，而載子壽命和擴散長度也可能受到 $E_g$ 變化的影響（例如，如果載子壽命與 $n_i$ 有關）。
   但是，相較於熱產生電流的劇烈變化，注入電流的變化可能相對較小。

I-V 特性曲線的變化

• 反向偏壓區 (Reverse Bias Region)：

  • 當 $E_g$ 減半時，熱產生電流 $I_{gen0}$ 會急劇增加。
  • 由於 I-V 曲線近似為 $I \approx -I_{gen0}$ (在反向偏壓下)，
  • 因此，反向飽和電流會變得非常大。
  • 在 I-V 圖上，反向區的曲線會從接近零電流顯著向下偏移（電流變為負值，大小增加）。

• 正向偏壓區 (Forward Bias Region)：

  • 正向電流 $I = I_0 (\exp(V/V_T) - 1) + I_{gen0}$。
  • 當 $V$ 較小時（例如 $V \ll V_T$），$I \approx I_0 (V/V_T) + I_{gen0}$，此時 $I_{gen0}$ 的影響較為明顯。
  • 當 $V$ 較大時（例如 $V \gg V_T$），$\exp(V/V_T)$ 成為主導項，$I \approx I_0 \exp(V/V_T)$。
  • $I_0$ 的增加也會影響正向曲線。
  • 如果 $I_0$ 也顯著增加，那麼正向曲線會向上偏移。
  • 關鍵在於 $I_0$ 的變化程度。 $I_0$ 通常與少數載子的擴散長度 $L_p = \sqrt{D_p \tau_p}$ 和少數載子壽命 $\tau_p$ 有關。
  • $\tau_p$ 通常與 $E_g$ 有關。若 $E_g$ 減半，少數載子壽命 $\tau_p$ 可能會縮短（因為 $n_i$ 增加，複合中心可能更活躍）。
  • 如果 $\tau_p$ 縮短，則 $I_0$ 可能會減小。
  • 然而，熱產生電流 $I_{gen0}$ 的增加通常遠遠大於 $I_0$ 的變化。

繪製 I-V 特性曲線

1. 繪製原始曲線：畫出標準的 p-n 接二極體 I-V 曲線。

本題考查 MOS 電容結構在強反轉區的能帶圖及其電場效應，並說明反轉層載子的來源。

核心觀念：

1. MOS (Metal-Oxide-Semiconductor) 電容結構的組成：金屬 (M)、氧化層 (O)、半導體 (S)。
2. MOS 電容的能帶彎曲與表面電勢的關係。
3. 弱反轉、強反轉區的定義。
4. 強反轉區的能帶圖特徵。
5. 反轉層載子的來源。

解題步驟：
MOS 結構，特別是 MIS (Metal-Insulator-Semiconductor) 結構，是理解 MOSFET 的基礎。本題考查 p 型矽 (p-Si) 的 MOS 結構。

MOS 結構在強反轉區的能帶圖
當對 MOS 結構施加足夠大的閘極電壓 $V_{GS}$ 時，半導體表面會發生強反轉 (strong inversion)。
對於 p 型半導體，強反轉發生時，表示表面附近積累了大量的多數載子（空穴）和少量但足夠形成導電通道的少數載子（電子）。

1. 結構組成：

   • 金屬閘極 (Metal Gate)
   • 氧化層 (Oxide, e.g., SiO2)
   • p 型矽基底 (p-type Silicon Substrate)

2. 能帶彎曲：

   • 當施加足夠大的正向閘極電壓 $V_{GS}$ 時，它會吸引 p 型半導體中的少數載子（電子）到表面，並排斥多數載子（空穴）到半導體深處。
   • 這會在半導體表面形成一個耗盡區 (depletion region)，然後在表面附近積累電子，形成反轉層 (inversion layer)。
   • 強反轉的條件：表面電勢 $\psi_s$ 達到 $2\phi_F$，其中 $\phi_F$ 是半導體本質費米能階到費米能階的能量差（對於 p 型半導體，費米能階靠近價帶頂）。
   • 在強反轉區，表面電子濃度 $n_s$ 遠大於空穴濃度 $p_s$。

3. 能帶圖特徵：

   • 費米能階 (Fermi Level)：在整個結構中，費米能階是水平的（在熱平衡下）。
   • 金屬閘極：費米能階。
   • 氧化層：氧化層是一個絕緣體，有較寬的能隙，電子和電洞的費米能階在氧化層內是相同的。
   • p 型矽：
     • 耗盡區：在表面下方，由於空穴被排斥，剩下固定的負離子（接受者離子），形成耗盡區。在這個區域，導帶底 $E_c$ 和價帶頂 $E_v$ 會向上彎曲（相對於本質半導體）。
     • 反轉層 (Inversion Layer)：在表面處（耗盡區下方），電子被吸引並積累，形成一個薄的電子層。在這個區域，導帶底 $E_c$ 和價帶頂 $E_v$ 會非常靠近表面，且能帶的彎曲非常劇烈。
     • 深處的本質半導體：遠離表面時，矽是本質的 (intrinsic)，費米能階 $E_{F,i}$ 位於 $E_c$ 和 $E_v$ 的中間。
   • 能帶彎曲的幅度：在強反轉區，表面電勢 $\psi_s$ 達到 $2\phi_F$。這意味著，從本質半導體的費米能階 $E_{F,i}$ 到表面附近的費米能階（對於電子而言，其濃度很高，所以表面電子能級接近導帶底），能量差非常大。
   • 繪製能帶圖：
     • 畫出水平的費米能階 $E_F$。
     • 在金屬區，畫出真空能階 $E_{vac,m}$。
     • 在氧化層，畫出其能隙。
     • 在 p 型矽區：
       • 遠處（本質區）：畫出 $E_c, E_v, E_{F,i}$。
       • 靠近表面，由於強反轉，電子濃度很高，空穴濃度很低。
       • 導帶底 $E_c$ 和價帶頂 $E_v$ 會向上彎曲。
       • 在表面處，由於電子積累，導帶底 $E_c$ 會比本質區的 $E_c$ 低很多，價帶頂 $E_v$ 也會相應彎曲。
       • 表面電勢 $\psi_s = 2\phi_F$。
       • 能帶的彎曲程度反映了表面電勢。

電場效應

• 在強反轉區，閘極電壓 $V_{GS}$ 產生的電場穿過氧化層，並在矽表面產生強烈的電場。
• 這個電場將少數載子（電子）吸引到表面，並排斥多數載子（空穴）離開。
• 耗盡區的存在是為了容納由空穴排斥和電子吸引引起的空間電荷。
• 強反轉層的形成使得 MOS 結構具備了導電通道，這也是 MOSFET 工作在導通狀態的基礎。

反轉層載子（電子）的來源

• 來源：p 型半導體中的少數載子是電子。
• 機制：
  1. 熱產生 (Thermal Generation)：在半導體內部（體區、耗盡區）隨時都有電子-電洞對的熱產生。這些產生的電子可以擴散到表面，並被閘極電場吸引到反轉層。
  2. 擴散 (Diffusion)：如果源極 (Source) 和汲極 (Drain) 區域是 n+ 型（在 n-MOSFET 中），那麼它們是電子濃度很高的區域。電子可以從源極/汲極擴散到通道區域，並被吸引到表面。

本題考查雙極接面電晶體 (BJT) 的共射極電流增益 $\beta_F$ 在不同集極電流下的行為。

核心觀念：

1. $\beta_F$ 的定義：$\beta_F = I_c / I_b$。
2. BJT 的電流增益受多種因素影響，包括：
   • 少數載子壽命 (minority carrier lifetime)
   • 載子擴散長度 (diffusion length)
   • 複合 (recombination) 機制（特別是 SRH 複合和表面複合）
   • 基極電流的組成（擴散電流、複合電流、表面漏電流等）
   • 基極掺雜濃度和基極寬度
   • 集極電流密度

解題步驟：
圖 2 顯示了 $\beta_F$ 作為集極電流 $I_c$ 的函數。$\beta_F$ 在一個特定的電流範圍內達到最大值，然後在低電流和高電流區域都會下降。

(a) $\beta_F$ 在 $I_c$ 小於 $10^{-8}$A 時下降
在低集極電流下，BJT 的 $\beta_F$ 下降主要是由於基極電流的某些組成部分與集極電流的比例增加。

• 基極電流的組成：基極電流 $I_b$ 主要由兩部分組成：

  1. 擴散基極電流 ($I_{b,diff}$)：這是 BJT 主要工作時的基極電流，與少數載子從射極擴散到基極，然後再擴散到集極所需。這部分電流與集極電流 $I_c$ 的比例相對穩定（在最佳工作區）。
  2. 複合基極電流 ($I_{b,rec}$)：在基極區域，少數載子（從射極注入的電子）與基極的多數載子（空穴）發生複合。這些複合電子最終需要從外部電路補充，形成基極電流。
  3. 表面複合電流 ($I_{b,surf}$)：在基極的表面或介面處，由於缺陷的存在，會發生額外的複合，這也會貢獻基極電流。
  4. 其他漏電流：例如，射極-基極接面反向漏電流等。

• 低電流區域的影響：

  • 當集極電流 $I_c$ 非常小時，擴散基極電流 $I_{b,diff}$ 也非常小。
  • 然而，基極電流的其他組成部分，如表面複合電流 $I_{b,surf}$ 和射極-基極接面的反向漏電流，雖然也與 $I_c$ 無關或關係很弱，但它們的大小是相對固定的（或隨電壓變化不大）。
  • 因此，在低 $I_c$ 區域，這些與 $I_c$ 無關的基極電流成分相對於 $I_{b,diff}$ 的比例會顯著增加。
  • $\beta_F = I_c / I_b = I_c / (I_{b,diff} + I_{b,rec} + I_{b,surf} + \dots)$。
  • 當 $I_{b,surf}$ 等成分相對於 $I_{b,diff}$ 變得重要時，分母 $I_b$ 相對於分子 $I_c$ 的比例會增加，導致 $\beta_F$ 下降。
  • 特別是，表面複合效應在低電流密度下，相對於體內的複合效應和擴散電流，變得更加顯著，導致 $\beta_F$ 下降。

(b) $\beta_F$ 在 $I_c$ 大於 $10^{-3}$A 時下降
在高集極電流下，$\beta_F$ 下降的主要原因是基極的電阻效應和載子注入飽和效應。

• 基極電阻效應 (Base Resistance Effect)：
  • BJT 的基極區域具有一定的電阻 $R_b$。
  • 當集極電流 $I_c$ 很高時，基極電流 $I_b$ 也很高。
  • 基極電流流過基極電阻時，會產生電壓降 $I_b R_b$。
  • 這個電壓降會導致基極電位不均勻。基極靠近射極連接處的電位最高，而遠離連接處的電位則較低。
  • 這會使得基極-射極之間的電壓 $V_{BE}$ 在基極區域內不均勻。靠近射極連接處的 $V_{BE}$ 較高，電流密度也較高；而遠離連接處的 $V_{BE}$ 較低，電流密度較低。
  • 這導致了基極區域的電流分佈不均勻，並可能引起「虹吸效應」(siphoning effect) 或「基極飽和效應」(base push-out)。
  • 在高 $I_c$ 下，基極電阻效應使得基極的有效電壓降低，從而降低了電流增益。

核心觀念

本題考查 MOSFET 的漂移電流關係式：

$$I_d = W |Q_{inv}| v$$

其中：

• $W$：通道寬度
• $|Q_{inv}|$：單位面積反轉層電荷量的大小
• $v$：載子漂移速度

題目指出元件已達嚴重速度飽和，因此源極端通道載子的速度可視為

$$v \approx v_{sat}$$

且源極端的反轉層電荷密度為

$$Q_{inv}=-C_{ox}(V_{gs}-V_t)$$

負號代表反轉層中的載子為電子；計算汲極電流大小時取其絕對值。

解題方法與推導

單位面積反轉層電荷量的大小為

$$|Q_{inv}|=C_{ox}(V_{gs}-V_t)$$

通道中每單位寬度的電流密度等於電荷面密度乘上載子速度，因此汲極電流為

$$I_d=W|Q_{inv}|v_{sat}$$

代入反轉層電荷密度：

$$I_d =W\left[C_{ox}(V_{gs}-V_t)\right]v_{sat}$$

因此

$$\boxed{I_d=WC_{ox}v_{sat}(V_{gs}-V_t)}$$

核心觀念

固定氧化層電荷會改變 MOSFET 的臨界電壓。對 n-MOSFET 而言，界面存在固定負電荷時，會使臨界電壓向正方向偏移。

臨界電壓偏移量為

$$\Delta V_t=-\frac{Q_f}{C_{\mathrm{ox}}}$$

其中：

• $Q_f$：固定界面電荷面密度，單位為 $\mathrm{C/cm^2}$
• $C_{\mathrm{ox}}$：單位面積氧化層電容
• $C_{\mathrm{ox}}=\dfrac{\varepsilon_{\mathrm{ox}}}{t_{\mathrm{ox}}}$

題目寫「sheet charge」，因此其密度應採用 $\mathrm{cm^{-2}}$。題目所列的 $\mathrm{cm^{-3}}$ 應視為單位誤植，以下以

$$N_f=10^{11}\ \mathrm{cm^{-2}}$$

計算。

解題方法與計算

固定負電荷的電荷面密度為

$$Q_f=-qN_f$$

其中電子電荷量

$$q=1.602\times10^{-19}\ \mathrm{C}$$

因此

$$Q_f =-(1.602\times10^{-19})(10^{11}) =-1.602\times10^{-8}\ \mathrm{C/cm^2}$$

高介電材料的介電常數為

$$\varepsilon_{\mathrm{ox}} =\varepsilon_r\varepsilon_0$$

採用

$$\varepsilon_0=8.854\times10^{-14}\ \mathrm{F/cm}$$

可得

$$\varepsilon_{\mathrm{ox}} =(15.6)(8.854\times10^{-14}) =1.381\times10^{-12}\ \mathrm{F/cm}$$

氧化層厚度換算為

$$t_{\mathrm{ox}}=2.5\ \mathrm{nm} =2.5\times10^{-7}\ \mathrm{cm}$$

所以單位面積氧化層電容為

本題考查 MOSFET 的 $I_d$-$V_{ds}$ 特性曲線，以及考慮汲極誘導屏障降低 (DIBL) 效應後曲線的變化。

核心觀念：

1. MOSFET 的 $I_d$-$V_{ds}$ 特性曲線：在線性區 (triode region) 和飽和區 (saturation region)。
2. 線性區：通道電阻效應，電流隨 $V_{ds}$ 增加而線性增加（近似）。
3. 飽和區：通道在汲極端被夾斷 (pinched-off)，電流基本不隨 $V_{ds}$ 增加而變化（理想情況）。
4. 汲極誘導屏障降低 (DIBL) 效應：在短通道 MOSFET 中，汲極電壓 $V_{ds}$ 的增加會降低通道的電位屏障高度，使得更多的載流子能夠注入通道，從而使飽和電流 $I_d$ 隨 $V_{ds}$ 增加而略微增加。

解題步驟：
圖 3 顯示了一個典型的 n-MOSFET 的 $I_d$-$V_{ds}$ 特性曲線，其中 $V_{gs}$ 是閘極-源極電壓。
曲線大致分為兩個區域：

• 線性區 (Triode Region)：當 $V_{ds}$ 較小時 ($V_{ds} \le V_{ov}$，其中 $V_{ov} = V_{gs} - V_t$)。此時通道未被夾斷，通道電阻效應明顯。電流 $I_d$ 隨 $V_{ds}$ 增加而增加。
• 飽和區 (Saturation Region)：當 $V_{ds}$ 較大時 ($V_{ds} \ge V_{ov}$)。此時通道在汲極端被夾斷，電流 $I_d$ 理想情況下應保持恆定。

DIBL 效應
DIBL (Drain-Induced Barrier Lowering) 效應是指，當汲極電壓 $V_{ds}$ 增加時，它會降低通道的電位屏障高度，特別是在汲極附近的通道。

• 機制：在短通道 MOSFET 中，汲極的電勢對通道的電勢分佈有顯著影響。當 $V_{ds}$ 增加時，汲極端的電勢升高。這會使得靠近汲極端的通道電位屏障（阻止載流子進入通道或從通道流出的勢壘）降低。
• 對閾值電壓的影響：DIBL 效應可以被看作是汲極電壓 $V_{ds}$ 對閾值電壓 $V_t$ 的影響。即，有效閾值電壓 $V_{t,eff}$ 隨 $V_{ds}$ 增加而降低：$V_{t,eff} = V_t - \eta V_{ds}$，其中 $\eta$ 是 DIBL 效應的係數（通常為 0 到 1 之間）。
• 對電流的影響：由於有效閾值電壓降低，對於給定的閘極電壓 $V_{gs}$，通道中的載流子濃度會增加，或者說，即使在飽和區，電流也會隨 $V_{ds}$ 的增加而增加。

繪製改變後的 $I_d$-$V_{ds}$ 曲線
在存在 DIBL 效應的情況下，原來的曲線會發生以下變化：

1. 飽和區的變化：

   • 在理想情況下，飽和區的電流 $I_d$ 應為一條水平線。
   • 由於 DIBL 效應，當 $V_{ds}$ 增加時，有效閾值電壓 $V_t$ 降低，使得通道中的導電性增強。
   • 因此，飽和區的電流 $I_d$ 不再是恆定的，而是會隨著 $V_{ds}$ 的增加而 略微增加。
   • 在圖上，飽和區的水平線會變成一條 向上傾斜的曲線。斜率的大小取決於 DIBL 的強度。

2. 線性區的變化：

   • DIBL 效應主要影響飽和區和通道夾斷點附近的行為。
   • 在線性區，通道電阻效應仍然存在。
   • 然而，由於 $V_{ds}$ 的增加也會影響閾值電壓，使得通道中的載流子濃度略有增加，因此線性區的斜率（代表電導）可能會比理想情況略大。
   • 更重要的是，DIBL 效應使得飽和點向右移動（夾斷點所需的 $V_{ds}$ 變大）。

繪圖說明

• 橫軸：$V_{ds}$
• 縱軸：$I_d$
• 曲線：對於每一個給定的 $V_{gs}$ 值，畫出新的曲線。
  • 飽和區：原來的水平線（飽和電流）會變成一條 向上傾斜的線。這表示電流隨 $V_{ds}$ 的增加而增加。

本題考查 n-MOS C-V 特性相關的敘述，要求找出錯誤的敘述。

核心觀念：

1. MOS 電容的 C-V 特性：在累積區 (accumulation)、平帶區 (flat-band)、耗盡區 (depletion) 和反轉區 (inversion)。
2. 電容的組成：氧化層電容 $C_{ox}$、耗盡區電容 $C_d$、反轉層電容 $C_{inv}$。總電容 $C = \frac{C_{ox} C_{inv}}{C_{ox} + C_{inv}}$ 或 $C = \frac{C_{ox} C_d}{C_{ox} + C_d}$。
3. 量子力學效應對 MOS 電容的影響。
4. 多晶矽閘極的效應（多晶矽耗盡）。
5. 閾值電壓 $V_t$ 的決定因素。
6. 平帶電壓 $V_{fb}$ 的決定因素。

解題步驟：逐一分析選項。

A. Quantum mechanical effects causes MOS inversion capacitance to increase.

• 量子力學效應：在強反轉區，由於載流子（電子）被限制在非常薄的表面區域（反轉層），量子力學的穿隧效應和能階分立效應會變得顯著。
• 影響：量子力學效應會使得反轉層的載子分佈更加「瀰漫」，而不是緊貼表面。這相當於增加了反轉層的有效厚度。
• 對電容的影響：反轉層電容 $C_{inv}$ 與反轉層的有效厚度成反比。如果反轉層有效厚度增加，則 $C_{inv}$ 會減小。
• 總電容：總電容 $C = \frac{C_{ox} C_{inv}}{C_{ox} + C_{inv}}$。如果 $C_{inv}$ 減小，則總電容 $C$ 會減小。
• 結論：量子力學效應導致反轉層有效厚度增加，反轉層電容 $C_{inv}$ 減小，進而使總電容 $C$ 在強反轉區減小，而不是增加。
• 因此，選項 A 是錯誤的。

B. Poly-silicon depletion effects causes MOS inversion capacitance to decrease.

• 多晶矽閘極：當使用多晶矽作為閘極材料時，其本身也會形成一個耗盡區，尤其是在半導體發生反轉時。
• 多晶矽耗盡區：這個多晶矽耗盡區可以等效為一個串聯的電容 $C_{poly}$。
• 影響：這個電容 $C_{poly}$ 會與氧化層電容 $C_{ox}$ 和半導體電容 $C_{semi}$ (耗盡區或反轉層電容) 串聯。
• 對總電容的影響：總電容 $C = (\frac{1}{C_{poly}} + \frac{1}{C_{ox}} + \frac{1}{C_{semi}})^{-1}$。
• 如果 $C_{poly}$ 存在且不是無窮大，它會降低總電容。
• 特別是在反轉區，當半導體電容 $C_{semi}$ 變得很大時，多晶矽耗盡電容 $C_{poly}$ 就成為限制總電容的主要因素，使得總電容 $C$ 減小。
• 結論：多晶矽耗盡效應確實會降低 MOS 電容，尤其是在反轉區。
• 因此，選項 B 是正確的。

C. Thicker gate dielectric causes the n-MOS threshold voltage to increase.

• 閾值電壓 $V_t$ 的公式：$V_t = \phi_{ms} - \frac{Q_{dep}}{C_{ox}} - \frac{Q_{ox}}{C_{ox}} + 2\phi_F$。
• $C_{ox}$ 與厚度的關係：$C_{ox} = \varepsilon_{ox} / t_{ox}$。
• 厚度增加的影響：如果閘極介質變厚 ($t_{ox}$ 增加)，則 $C_{ox}$ 會減小。
• 對 $V_t$ 的影響：
  • $-Q_{dep}/C_{ox}$：如果 $Q_{dep}$ 是固定的，且 $C_{ox}$ 減小，則該項的絕對值會增加。對於 n-MOS，$Q_{dep}$ 是正的（來自固定負離子），所以 $-Q_{dep}/C_{ox}$ 是負的。如果 $C_{ox}$ 減小，$-Q_{dep}/C_{ox}$ 的絕對值增加，即負值變得更負，整體 $V_t$ 降低。
  • $-Q_{ox}/C_{ox}$：如果 $Q_{ox}$ 是固定的，且 $C_{ox}$ 減小，則該項的絕對值會增加。
  • $2\phi_F$：與半導體摻雜濃度有關，不受 $t_{ox}$ 影響。
  • $\phi_{ms}$：與閘極材料和半導體有關，不受 $t_{ox}$ 影響。
• 主要影響：通常，閾值電壓與 $1/C_{ox}$ 成正比。當 $t_{ox}$ 增加時，$C_{ox}$ 減小，導致 $\frac{Q_{dep}}{C_{ox}}$ 和 $\frac{Q_{ox}}{C_{ox}}$ 的絕對值增加。
• 對於 n-MOSFET，耗盡區電荷 $Q_{dep}$ 通常是固定的（由摻雜濃度決定）。如果 $t_{ox}$ 增加，$C_{ox}$ 減小，則 $\frac{Q_{dep}}{C_{ox}}$ 的絕對值增加。
• $V_t \approx V_{fb} + \phi_s + \frac{Q_{dep}}{C_{ox}}$。
• $V_{fb} = \phi_{ms} - \frac{Q_{ox}}{C_{ox}}$。
• 如果 $Q_{ox}$ 為零，則 $V_t \approx \phi_{ms} + 2\phi_F + \frac{Q_{dep}}{C_{ox}}$。
• 當 $t_{ox}$ 增加，$C_{ox}$ 減小，$\frac{Q_{dep}}{C_{ox}}$ 的絕對值增加。由於 $Q_{dep}$ 是正的（對 n-MOS），則 $\frac{Q_{dep}}{C_{ox}}$ 是正的。因此，$V_t$ 應該 增加。
• 結論：較厚的閘極介質會導致 $C_{ox}$ 減小，這會增加 $V_t$ 公式中的 $\frac{Q_{dep}}{C_{ox}}$ 和 $\frac{Q_{ox}}{C_{ox}}$ 項。對於 n-MOS，由於 $Q_{dep}$ 是正的，增加 $Q_{dep}/C_{ox}$ 會使 $V_t$ 升高。
• 因此，選項 C 是正確的。

D. Heavier body doping causes the n-MOS threshold voltage to increase.

本題考查 MOS 漏電流和短通道效應相關的敘述，要求找出錯誤的敘述。

核心觀念：

1. MOSFET 的短通道效應 (Short Channel Effects, SCEs)。
2. 次臨界斜率 (Sub-threshold Slope, SS)。
3. 閾值電壓 $V_t$ 與通道長度 $L$ 的關係。
4. MOSFET 的漏電流機制：閘極漏電流、GIDL、Punch-through。

解題步驟：逐一分析選項。

A. Typically, sub-threshold slope (SS) increases when gate length (L) decreases.

• 次臨界斜率 (SS)：SS 定義為閾值電壓變化 1 個數量級所需的閘極電壓變化，單位為 mV/decade。SS 的理想值是 $kT/q \ln(10) \approx 60 \, \text{mV/decade}$ (在室溫)。
• 短通道效應：當通道長度 $L$ 減小時，短通道效應會變得顯著。
• SS 與 L 的關係：短通道效應會導致 SS 惡化，即 SS 的值 增加 (接近或超過理想值)。這是因為汲極電壓 $V_{ds}$ 對通道的控制能力增強，使得閾值電壓更易受 $V_{ds}$ 影響，導致在次臨界區，閘極電壓對電流的控制能力下降。
• 結論：當 $L$ 減小時，SS 趨於增加（惡化）。
• 因此，選項 A 是正確的。

B. Typically, nMOS threshold voltage increases when gate length (L) decreases.

• 閾值電壓 $V_t$ 與 L 的關係：短通道效應會導致閾值電壓的降低，而不是升高。
• 原因：當通道長度 $L$ 減小時，汲極的電勢對通道的控制能力增強，而閘極對通道的控制能力相對減弱。這會降低形成反轉層所需的閘極電壓，即閾值電壓 $V_t$ 會降低。這種效應稱為閾值電壓降低 (Threshold Voltage Roll-off)。
• 結論：當 $L$ 減小時，nMOS 的 $V_t$ 通常是 降低 的，而不是增加。
• 因此，選項 B 是錯誤的。

C. Gate leakage current is present when the gate dielectric is too thin.

• 閘極漏電流：當閘極介質（氧化層）非常薄時，載流子（電子或電洞）可以通過量子力學的穿隧效應（例如 Fowler-Nordheim tunneling 或 direct tunneling）穿過介質，從閘極流向半導體，或從半導體流向閘極。
• 結論：薄的閘極介質會顯著增加閘極漏電流。
• 因此，選項 C 是正確的。

D. Gate-induced drain leakage (GIDL) flows from the drain to the body (substrate).

• GIDL 效應：GIDL 是指在強反轉區（通常是 n-MOSFET 的強累積區）的汲極-閘極區域，由於強電場導致的電子-電洞對產生，並使得電子流向汲極，電洞流向閘極。
• 電流方向：GIDL 產生的電流是從汲極流向閘極（如果閘極是負的，或者半導體表面是強累積狀態）。
• 題目敘述：「flows from the drain to the body (substrate)」。GIDL 的主要來源是汲極附近區域的強電場引起的表面產生。產生的電子會流向汲極，而電洞會流向基底。因此，GIDL 確實會導致電流從汲極流向半導體（基底），或者說，會使得汲極電流增加。
• 更精確的理解：GIDL 是由於汲極附近表面產生了大量的電子-電洞對。