108 年 國立成功大學電機資訊學院碩士班─微電、奈米聯招《固態電子元件》

本題在探討影響雙極性接面電晶體 (BJT) 電流增益 $\beta$ 的因素。電流增益 $\beta$ 的定義為集極電流 $I_C$ 與基極電流 $I_B$ 的比值，即 $\beta = \frac{I_C}{I_B}$。在主動區操作時，BJT 的電流增益可以近似表示為：
$\beta \approx \frac{\alpha}{1-\alpha}$
其中 $\alpha$ 是共基極電流增益。$\alpha$ 又與電晶體的結構參數有關，可以表示為：
$\alpha \approx \frac{D_n \cdot W_{EC} \cdot N_{DE}}{D_p \cdot W_B \cdot N_{AE}}$
其中 $D_n$ 是電子在基極的擴散係數，$W_{EC}$ 是集極區的擴散長度，$N_{DE}$ 是射極區域的摻雜濃度；$D_p$ 是電洞在射極的擴散係數，$W_B$ 是基極寬度，$N_{AE}$ 是射極區域的摻雜濃度。

更精確地說，考慮載子注入、擴散和複合的過程，電流增益 $\beta$ 與以下因素大致成正比或反比：
$\beta \propto \frac{\text{Emitter Injection Efficiency} \times \text{Base Transport Factor}}{\text{Base Recombination Factor}}$

其中：

1. Emitter Injection Efficiency (射極注入效率)：指電子從射極注入到基極的比例。

本題考查雙極性接面電晶體 (BJT) 在主動區操作時的基極寬度調變 (Base Width Modulation)，又稱為 Early Effect。

基極寬度調變是指當集極-射極電壓 ($V_{CE}$) 增加時，集極-基極接面的逆偏電壓會增加，導致耗盡區寬度增加，進而壓縮基極的有效寬度。

這種效應的物理機制是：

1. 當 $V_{CE}$ 增加時，集極-基極接面的逆偏電壓 $|V_{CB}|$ 增加。
2. 耗盡區寬度與接面電壓的平方根成正比，所以耗盡區寬度會增加。
3. 基極的有效寬度 ($W_B$) 會被耗盡區壓縮，即 $W_B$ 減少。
4. 基極寬度減少會增加基極傳輸因子 (Base Transport Factor)，使得更多電子能從射極注入到基極後傳輸到集極，而減少在基極區的複合。
5. 這導致集極電流 $I_C$ 隨著 $V_{CE}$ 的增加而略微增加，而不是保持恆定。

這個現象可以透過輸出特性曲線 (Output Characteristics, $I_C$ vs $V_{CE}$) 看出來：在主動區，曲線不是水平的，而是稍微向上傾斜，如果將這些曲線反向外插，會交於一點，稱為 Early Voltage ($V_A$)。

輸出電流 $I_C$ 對集極-射極電壓 $V_{CE}$ 的導數，即為輸出導納 (Output Admittance)，其倒數就是輸出電阻 $r_o$。由於 $I_C$ 隨 $V_{CE}$ 增加而增加，因此輸出導納為非零值，輸出電阻 $r_o$ 是有限的。

$I_C(V_{CE}) \approx I_S \exp\left(\frac{V_{BE}}{V_T}\right) \left(1 + \frac{V_{CE}}{V_A}\right)$

本題考查 NPN 雙極性接面電晶體 (BJT) 中 N+ 次集極 (sub-collector) 的作用。

在垂直式 BJT 的結構中，為了改善其電氣特性，會在集極區域和基板之間加入一層高摻雜濃度的 N+ 層，稱為次集極。它的主要目的是為了降低電晶體的總體電阻，特別是降低集極電阻。

詳細解釋如下：

• 集極電阻 ($R_C$)：集極電阻主要由集極區域的導電性以及集極接觸到主動集極區域之間的電阻組成。如果集極區域的摻雜濃度不高，其導電性就比較差，電阻就比較大。
• N+ 次集極的作用：通過在集極區域下方加入一層高摻雜濃度的 N+ 層，可以顯著降低從集極接觸到實際集極載子收集區域的電阻。

本題考查雙極性接面電晶體 (BJT) 在非常低的集極電流 ($I_C$) 下，電流增益 $\beta$ 會下降的物理原因。圖 1 顯示了 $\beta$ 隨 $I_C$ 變化的曲線，在低 $I_C$ 區域，$\beta$ 確實會下降。

我們需要分析在低電流下的主要載子複合機制。BJT 的電流增益 $\beta$ 可以大致表示為：
$\beta \approx \frac{I_C}{I_B}$
基極電流 $I_B$ 主要由兩部分組成：

1. 射極注入效率 (Emitter Injection Efficiency)：電子從射極注入到基極的過程中，在射極-基極接面區域的複合。
2. 基極傳輸因子 (Base Transport Factor)：電子在基極區擴散並到達集極的過程中，在基極區內的複合。

在不同電流區域，影響 $\beta$ 的主要因素不同：

• 高電流區域：主要受 High-Level Injection 和 Kirk Effect 影響，導致 $\beta$ 下降。
• 中低電流區域：$\beta$ 接近最大值。
• 極低電流區域：主要受 Recombination in the emitter-base depletion region (射極-基極接面耗盡區的複合) 和射極表面複合的影響，導致 $\beta$ 下降。

本題考查 MOSFET 技術從 1970 年代至今，遵循摩爾定律 (Moore's Law) 的製程微縮過程中，哪些參數的變化是 沒有 發生或與趨勢相反的。摩爾定律指出積體電路上的電晶體數量大約每兩年翻一倍，這通常伴隨著元件尺寸的縮小。

我們來分析各選項在製程微縮過程中的變化趨勢：

(A) Reduction of supply voltage $V_{dd}$ (供應電壓 $V_{dd}$ 的降低)：
隨著 MOSFET 的尺寸縮小，為了避免閘極氧化層的擊穿（因為閘極氧化層厚度縮小的比例通常小於長度縮小的比例），以及減少功耗（功率與 $V_{dd}^2$ 成正比），供應電壓 $V_{dd}$ 必須逐步降低。這是製程微縮中非常重要的趨勢。

(B) Increase of gate oxide thickness (閘極氧化層厚度的增加)：

核心觀念

MOSFET 飽和區的小訊號輸出電阻定義為

$$r_o=\left(\frac{\partial V_{DS}}{\partial I_D}\right)_{V_{GS}} =\frac{1}{g_o}$$

其中

$$g_o=\left(\frac{\partial I_D}{\partial V_{DS}}\right)_{V_{GS}}$$

理想長通道 MOSFET 進入飽和區後，$I_D$ 應與 $V_{DS}$ 無關，因此 $g_o=0$、$r_o\to\infty$。實際元件中的各種非理想效應會使 $I_D$ 隨 $V_{DS}$ 增加，造成 $g_o$ 增大，進而使

$$r_o=\frac{1}{g_o}$$

下降。

本題要找的是「不會造成 $r_o$ 下降」的效應。

解題方法

逐一判斷各效應對飽和區輸出特性的影響：

• 若效應使 $I_D$ 隨 $V_{DS}$ 增加得更明顯，則 $g_o$ 增大，$r_o$ 下降。
• 若效應抑制 $I_D$ 隨 $V_{DS}$ 的增加，則 $g_o$ 減小，$r_o$ 上升。

因此只要判斷各選項是否增加或降低輸出導納 $g_o$ 即可。

選項分析

(A) Drain induced barrier lowering（DIBL，汲極引致能障降低）

當 $V_{DS}$ 增加時，汲極耗盡區向通道延伸，使源極端的通道能障降低。即使 $V_{GS}$ 固定，電子仍較容易由源極注入通道，因此汲極電流增加：

$$V_{DS}\uparrow \ \Rightarrow\ I_D\uparrow$$

於是

$$g_o=\frac{\partial I_D}{\partial V_{DS}}\uparrow \quad\Rightarrow\quad r_o\downarrow$$

所以 DIBL 會使輸出電阻下降，(A) 不是本題答案。

(B) Substrate resistance（基板電阻）

汲極電壓升高時，汲極與基板接面可能產生較大的漏電流，包含撞擊游離所形成的基板電流。基板電阻使這些電流造成局部基板電位變化，進而改變源極—基板電壓與臨界電壓。

此寄生回授會使汲極電流對 $V_{DS}$ 更敏感，增加輸出導納：

本題考查 n-channel MOSFET 的閾值電壓 ($V_{th}$) 的影響因素，以及哪些因素會導致 $V_{th}$ 下降。

MOSFET 的閾值電壓 $V_{th}$ 可以表示為：
$V_{th} = \phi_{ms} + 2\phi_F + \frac{\sqrt{2\epsilon_{si}qN_A (2\phi_F)}}{C_{ox}}$
其中：

• $\phi_{ms}$ 是金屬與半導體的功函數差。
• $2\phi_F$ 是反轉層形成時的表面費米能位移。
• $\sqrt{2\epsilon_{si}qN_A (2\phi_F)}$ 是耗盡區電荷的總量。
• $C_{ox} = \frac{\epsilon_{ox}}{t_{ox}}$ 是閘極氧化層電容。
• $\frac{\sqrt{2\epsilon_{si}qN_A (2\phi_F)}}{C_{ox}}$ 是與基板摻雜濃度 ($N_A$) 和氧化層厚度 ($t_{ox}$) 有關的電壓。

現在分析各選項對 $V_{th}$ 的影響：

(A) Larger body doping (基板摻雜濃度增加)：
基板摻雜濃度 $N_A$ 增加，會導致耗盡區電荷總量增加，同時 $2\phi_F$ 也會增加。在公式中，$N_A$ 出現在根號內和分母的倒數中。
$\frac{\sqrt{N_A}}{1/ \sqrt{N_A}}$
詳細來看，由於 $2\phi_F \propto \ln(N_A/n_i)$，當 $N_A$ 增加時，$2\phi_F$ 增加。
而 $\sqrt{2\epsilon_{si}qN_A (2\phi_F)}$ 這一項與 $N_A$ 的平方根成正比（近似）。
分母 $C_{ox}$ 不變。
所以，基板摻雜濃度 $N_A$ 增加，會使 $\frac{\sqrt{2\epsilon_{si}qN_A (2\phi_F)}}{C_{ox}}$ 這一項增加，從而 增加 $V_{th}$。

LDD (Lightly-Doped Drain) 結構，也稱為源極和汲極延伸區，是現代 MOSFET 電晶體中常用的一種結構，其主要目的是為了減緩或抑制短通道效應，特別是漏電流的增加以及閾值電壓的降低。

LDD 結構的設計是在標準的源極/汲極區域與通道之間，引入一層摻雜濃度比源極/汲極低，但比基板高的輕摻雜區域。對於 NMOS，這通常是輕摻雜的 N- 區域，位於 N+ 源極/汲極區域和 P 型通道之間。

其主要作用和優點包括：

1. 降低汲極感應位能降低 (DIBL, Drain-Induced Barrier Lowering)：

   • 傳統的 MOSFET，源極和汲極區域的摻雜濃度很高，與通道的接面緊鄰。當汲極電壓 $V_{DS}$ 增加時，汲極的電場會直接影響到靠近源極的通道區域，降低了載子從源極注入到通道的位能障礙，導致閾值電壓 $V_{th}$ 隨 $V_{DS}$ 升高而降低，即 DIBL 現象。
   • LDD 結構引入了輕摻雜的區域，這個區域的電阻較高，並且其摻雜濃度較低，使得汲極電場對靠近源極區域的通道位能障礙的影響減弱。因此，DIBL 現象得到顯著緩解。

2. 降低汲極區域的電場集中，減少載子碰撞游離 (Impact Ionization)：

   • 在短通道 MOSFET 中，汲極區域的電場強度非常高，尤其是在汲極-通道的界面附近。

Punch-through current (湧穿電流) 在 MOSFET 中，特別是在短通道電晶體中，是指當汲極-源極電壓 ($V_{DS}$) 很高時，汲極和源極的耗盡區會互相延伸，甚至互相連接，使得載子可以從源極直接「湧穿」到汲極，而無需經過閘極的控制。這會導致一個很大的漏電流，並且嚴格來說，電晶體已經失去了閘極的控制能力。

為了抑制或防止湧穿電流的發生，可以採取以下幾種方法：

1. 增加基板摻雜濃度 ($N_A$)：
   • 基板摻雜濃度越高，耗盡區的寬度就越窄。
   • 耗盡區寬度 $W_D \propto \sqrt{\frac{V_{DS}}{N_A}}$。
   • 當 $N_A$ 增加時，要使汲極和源極的耗盡區互相連接所需的 $V_{DS}$ 就會越高，因此可以提高湧穿電壓。

在積體電路 (IC) 設計中，對於 MOSFET 電晶體，我們通常不會將所有的 body (基板) 端子都連接到 source (源極) 端子。這是出於對電晶體工作模式、電路功能以及防止潛在問題的考量。

以下是主要原因：

1. 控制不同的工作模式 (Differential Operation Modes)：

   • MOSFET 的閾值電壓 ($V_{th}$) 受基板-源極電壓 ($V_{SB}$) 的影響（即 $V_{th}$ 隨 $V_{SB}$ 增加而增加，稱為 body effect）。
   • 如果將所有 body 端子都連接到 source，那麼對於所有的 NMOS 電晶體，$V_{SB}$ 總是等於 0，這意味著它們的閾值電壓是固定的，並且處於一個特定的狀態。
   • 然而，在許多類比電路（如差動放大器、電流鏡等）中，需要利用 body effect 來調整電晶體的閾值電壓，以實現差動工作、偏置控制、或增強輸出電阻。例如，在差動放大器中，兩個電晶體的源極可能連接在一起，但它們的汲極電壓不同，這會導致其中一個電晶體的 $V_{SB}$ 不為零，從而引入閾值電壓的差異，這是差動放大器工作原理的一部分。

2. 防止寄生 NPN 電晶體的導通 (Preventing Parasitic NPN BJT Turn-on)：

   • 在 CMOS 或 N-well/P-well 工藝中，每個 NMOS 電晶體結構實際上包含一個寄生的 NPN BJT（源極/汲極為 N+，基板為 P 型，而 N-well 或 P-well 形成基極）。
   • 同樣，PMOS 電晶體結構也包含寄生的 PNP BJT。
   • 如果將 NMOS 的 body (P-type substrate) 連接到 source (N+)，那麼在某些情況下，如果源極的電位比基板低（這通常不會發生，但考慮到電路動態變化或錯誤連接），寄生的 NPN 電晶體可能會導通，引起不必要的電流或寄生效應。

核心觀念

本題考查兩個重點：

1. 能帶色散關係 $E(k)$ 與有效質量。
2. 均勻摻雜半導體的漂移電流，與正向偏壓 $pn$ 接面的少數載子注入電流。

相關公式為

$$\frac{1}{m^*} = \frac{1}{\hbar^2}\frac{d^2E}{dk^2}, \qquad m^*=\frac{\hbar^2}{d^2E/dk^2}$$

以及漂移電流

$$J_n=q n\mu_n E$$

正向偏壓二極體電流則遵守 Shockley 方程式

$$I=I_S\left(e^{qV/(nk_BT)}-1\right),$$

其中 $n$ 為理想因子，理想擴散電流主導時 $n\approx 1$。

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(a) 有效質量小於 $m_0$ 或為負的原因

晶體中的電子並非在真空中自由運動，而是受到週期性晶格電位作用。因此，電子能量不是自由電子的拋物線關係

$$E=\frac{\hbar^2 k^2}{2m_0},$$

而是具有晶體能帶結構 $E(k)$。

電子群速度為

$$v=\frac{1}{\hbar}\frac{dE}{dk},$$

在外力 $F$ 作用下，

$$F=\hbar\frac{dk}{dt}.$$

因此電子的加速度為

$$a=\frac{dv}{dt} = \frac{1}{\hbar}\frac{d^2E}{dk^2}\frac{dk}{dt} = \frac{1}{\hbar^2}\frac{d^2E}{dk^2}F.$$

與牛頓形式 $F=m^*a$ 比較，可得

$$m^*=\frac{\hbar^2}{d^2E/dk^2}.$$

為何通常小於 $m_0$

在導電帶底部附近，能帶通常可近似為

$$E(k)\approx E_C+\frac{\hbar^2 k^2}{2m_n^*}.$$

導電帶的曲率 $\frac{d^2E}{dk^2}$ 往往比自由電子能帶的曲率大，因此

$$m_n^*<m_0.$$

有效質量是描述晶格中電子對外力反應的等效參數，並不代表電子的真實靜止質量改變。

為何可能為負

在價電帶頂端附近，$E(k)$ 隨 $k$ 增加呈向下彎曲，因此

$$\frac{d^2E}{dk^2}<0.$$

由有效質量定義可得

$$m^*<0.$$

負有效質量表示在相同外力下，電子的加速度方向與一般正質量粒子相反。實際上，價電帶接近填滿，通常改以描述「缺少一個電子」的電洞。電洞具有正電荷與正有效質量，因此更適合用來描述價電帶的導電行為。

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(b) $n$ 型半導體與正向偏壓 $pn$ 接面的 I–V 曲線

1. $n$ 型半導體

假設 $n$ 型半導體具有歐姆接觸、溫度固定，且外加電場不高到造成速度飽和。由漂移電流公式，

$$J_n=q n\mu_n E.$$

若樣品長度為 $L$、截面積為 $A$，則

$$E=\frac{V}{L},$$

所以

$$I=JA = q n\mu_n A\frac{V}{L}.$$

因此

$$I\propto V.$$

其 I–V 曲線為通過原點的直線：

I
│       /
│      /
│     /
│    /
│___/____________ V

若考慮接觸電阻，曲線仍大致呈線性，但斜率會受到總電阻影響。高電場下若載子速度達到飽和，電流則不再嚴格與電壓成正比。

2. 正向偏壓 $pn$ 接面

未加偏壓時，$pn$ 接面附近形成空乏區與內建電位。正向偏壓會降低能障，使：

• $p$ 側的電洞注入 $n$ 側；
• $n$ 側的電子注入 $p$ 側。

這些注入的少數載子在中性區內擴散並復合，形成擴散電流。理想情況下，

$$I=I_S\left(e^{qV/(nk_BT)}-1\right).$$

在正向偏壓足夠大時，$-1$ 可忽略，因此

此題要求繪製理想 MOS 結構在閘極閾值電壓 ($V_{GS} = V_{th}$) 時的能帶圖，並推導半導體上的電壓降。圖 2 顯示了 $V_{GS}=0$ 時的能帶圖，其中半導體 (Body) 接地。

1. 理解 $V_{GS}=0$ 時的能帶圖 (Fig. 2)

圖 2 顯示了 MOS 結構在 $V_{GS}=0$ 時的能帶圖。

• MOS 結構由金屬閘極 (M)、閘極氧化層 (O) 和半導體 (S, 假設為 P 型矽) 組成。
• 在 $V_{GS}=0$ 且半導體接地時，金屬閘極的費米能階 $E_{Fm}$ 與半導體的費米能階 $E_F$ 在能量上是相同的。
• 半導體區域顯示了導帶 ($E_C$)、價帶 ($E_V$) 和費米能階 ($E_F$)。對於 P 型半導體，$E_F$ 位於禁帶中，靠近價帶。
• 氧化層是絕緣體，其能帶圖是平的，但其導帶和價帶的相對位置與半導體是固定的，由功函數差決定。
• 圖中還標示了 $E_{Fm}$ 和 $E_F$ 之間的能量差 $d$。這個 $d$ 實際上是指氧化層兩側的功函數差，對於 $V_{GS}=0$ 時，如果沒有其他偏壓，通常 $E_{Fm}$ 和 $E_F$ 在同一能量水平。圖中的 $d$ 可能表示的是氧化層的功函數差，或者是一個示意性的能量差。在理想情況下，若忽略功函數差，則 $E_{Fm}$ 和 $E_F$ 在 $V_{GS}=0$ 時是平行的。
• 為了方便推導，我們假設 P 型半導體，其摻雜濃度為 $N_A$。

2. 閾值電壓 ($V_{th}$) 的定義

閾值電壓 $V_{th}$ 是指產生反轉層 (inversion layer) 所需的最小閘極電壓。在反轉層形成時，半導體表面附近的載子濃度（電子）足夠高，足以形成一個導電通道。對於 P 型半導體，反轉層是 N 型的。
反轉層形成的條件是，半導體表面的電位 ($\phi_s$) 達到 $2\phi_F$，其中 $\phi_F$ 是半導體的費米電位。

3. 閘極偏壓 $V_{GS}$ 與半導體表面電位 $\phi_s$ 的關係

在理想 MOS 結構中，閘極電壓 $V_{GS}$ 分配在氧化層和半導體之間：
$V_{GS} = V_{ox} + \phi_s$
其中 $V_{ox}$ 是氧化層上的電壓降，$\phi_s$ 是半導體表面的電位。
$V_{ox}$ 與氧化層上的電場 $E_{ox}$ 和氧化層厚度 $t_{ox}$ 有關，$V_{ox} = E_{ox} \cdot t_{ox}$。
氧化層的電場 $E_{ox}$ 與半導體表面附近的電場 $E_s$ 相關。在理想 MOS 結構中，氧化層的電場 $E_{ox}$ 與半導體表面的電場 $E_s$ 之間滿足高斯定律：
$\epsilon_{ox} E_{ox} = -\epsilon_{si} E_s$
其中 $\epsilon_{ox}$ 和 $\epsilon_{si}$ 分別是氧化層和半導體的介電常數。
因此，$E_{ox} = -\frac{\epsilon_{si}}{\epsilon_{ox}} E_s$。
$V_{ox} = -\frac{\epsilon_{si}}{\epsilon_{ox}} E_s \cdot t_{ox} = -\frac{\epsilon_{si} t_{ox}}{\epsilon_{ox}} E_s$。
由於 $C_{ox} = \frac{\epsilon_{ox}}{t_{ox}}$，所以 $V_{ox} = -\frac{\epsilon_{si}}{\epsilon_{ox}^2} \cdot \frac{\epsilon_{ox}}{t_{ox}} E_s \cdot t_{ox} = -\frac{\epsilon_{si}}{C_{ox}} E_s$。
另外，半導體表面電場 $E_s$ 與表面電位 $\phi_s$ 的關係是 $E_s = -\frac{d\phi_s}{dx}|_{x=0}$。
所以，$V_{ox} = \frac{\epsilon_{si}}{C_{ox}} \frac{d\phi_s}{dx}|_{x=0}$。
對於理想 MOS 結構，我們有：
$V_{GS} = V_{ox} + \phi_s = -\frac{Q_{ox}}{C_{ox}} + \phi_s$
其中 $Q_{ox}$ 是氧化層上的總電荷，它與半導體表面的耗盡區電荷 $Q_s$ 相關，即 $Q_{ox} = -Q_s$。
$V_{GS} = \frac{Q_s}{C_{ox}} + \phi_s$
在反轉區，當 $V_{GS} = V_{th}$ 時，半導體表面電位 $\phi_s = 2\phi_F$。
此時，半導體表面產生的反轉層電荷 $Q_{inv}$ 遠大於耗盡區電荷 $Q_s$。通常我們在計算 $V_{th}$ 時，忽略反轉層電荷，只考慮耗盡區電荷。
$V_{th} = \frac{Q_s(at \phi_s=2\phi_F)}{C_{ox}} + 2\phi_F$
其中 $Q_s(at \phi_s=2\phi_F)$ 是在表面電位為 $2\phi_F$ 時的耗盡區電荷。
對於 P 型半導體，耗盡區電荷 $Q_s = -q N_A W_D$，其中 $W_D = \sqrt{\frac{2\epsilon_{si} (2\phi_F)}{q N_A}}$。
所以，$Q_s = -q N_A \sqrt{\frac{2\epsilon_{si} (2\phi_F)}{q N_A}} = -\sqrt{2\epsilon_{si} q N_A (2\phi_F)}$。
因此，
$V_{th} = \frac{-\sqrt{2\epsilon_{si} q N_A (2\phi_F)}}{C_{ox}} + 2\phi_F$
這個公式是從金屬功函數差為零的理想情況下推導的。如果考慮功函數差 $\phi_{ms}$，則：
$V_{th} = \phi_{ms} + 2\phi_F + \frac{\sqrt{2\epsilon_{si} q N_A (2\phi_F)}}{C_{ox}}$
我們假設圖 2 中的 $d$ 代表了 $\phi_{ms} + 2\phi_F$ 的總和，或者是一個與此相關的基準能量。在 $V_{GS}=0$ 時，閘極和半導體的費米能階是平齊的，所以 $E_{Fm} = E_F$。

4. 繪製 $V_{GS} = V_{th}$ 時的能帶圖

當閘極施加了閾值電壓 $V_{th}$ 時，閘極的費米能階 $E_{Fm}$ 相對於半導體的費米能階 $E_F$ 會發生移動。
閘極電壓 $V_{GS}$ 相當於將閘極的費米能階相對於半導體的費米能階移動了 $-qV_{GS}$ (能量)。
所以，當 $V_{GS} = V_{th}$ 時，閘極的費米能階 $E_{Fm}$ 相對於半導體的費米能階 $E_F$ 降低了 $qV_{th}$。
$E_{Fm} (\text{at } V_{GS}=V_{th}) = E_F (\text{at } V_{GS}=0) - qV_{th}$
（注意：這裡的 $V_{th}$ 是定義為使半導體進入反轉區所需的閘極電壓，它本身是個電壓值，不是能量。能量差是 $qV_{th}$）。

在半導體內部，當 $V_{GS}=V_{th}$ 時，半導體表面發生了反轉。這意味著：

• 半導體表面區域的能帶發生彎曲，導帶 $E_C$ 和價帶 $E_V$ 向下彎曲。
• 在表面處，$\phi_s = 2\phi_F$。
• 表面處的電子濃度與 P 型半導體的本徵載子濃度 $n_i$ 相當或更高。
• 半導體內部，離表面較遠的區域，能帶仍然保持平坦，其費米能階 $E_F$ 與 $V_{GS}=0$ 時相同。
• 氧化層的能帶圖連接金屬和半導體。

能帶圖的繪製步驟：

1. 確定參考點：在 $V_{GS}=0$ 時，半導體的費米能階 $E_F$ 是一個參考。設其能量為 $E_F^0$。
2. 閘極費米能階：在 $V_{GS}=V_{th}$ 時，閘極的費米能階 $E_{Fm}$ 比 $E_F^0$ 低 $qV_{th}$。

核心觀念

本題考查一維空間電荷分布與 Poisson 方程式：

$$\frac{dE(x)}{dx}=\frac{\rho(x)}{\varepsilon_s}, \qquad E(x)=-\frac{dV(x)}{dx}$$

其中 $\rho(x)$ 為半導體空間電荷密度，$\varepsilon_s$ 為半導體介電常數。

在理想元件中，耗盡區外視為準中性區，因此通常有

$$E=0$$

若耗盡區兩側都是半導體，總空間電荷必須為零；若其中一側是金屬，則可由金屬表面電荷補償半導體中的總電荷。

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(a) 哪些電荷分布可能出現？

圖 3(a)：可能出現

圖 3(a) 的電荷分布為

$$\rho(x)= \begin{cases} ax, & 0<x<W\\ 0, & x<0 \end{cases}$$

這代表半導體中的淨摻雜濃度隨位置線性變化，例如線性梯度摻雜的半導體表面耗盡區。

半導體中的總電荷為

$$Q_s=\int_0^W \rho(x)\,dx =\int_0^W ax\,dx =\frac{aW^2}{2}$$

若 $x=W$ 處接著金屬，金屬表面會產生相反電荷

$$Q_M=-\frac{aW^2}{2}$$

因此整個元件仍可滿足電荷中性。此分布可出現在理想的 MOS 電容或 Schottky 接面中。

圖 3(b)：可能出現

圖 3(b) 可表示線性梯度摻雜的理想 PN 接面：

$$\rho(x)= \begin{cases} ax, & -x_p<x<x_n\\ 0, & x<-x_p \ \text{或}\ x>x_n \end{cases}$$

由於 $x<0$ 時 $\rho<0$，代表受體離子電荷；$x>0$ 時 $\rho>0$，代表施體離子電荷。

左、右兩側電荷分別為

$$Q_p=\int_{-x_p}^{0} ax\,dx =-\frac{ax_p^2}{2}$$ $$Q_n=\int_{0}^{x_n} ax\,dx =\frac{ax_n^2}{2}$$

理想 PN 接面要求總電荷為零，因此

$$Q_p+Q_n=0$$

得到

$$x_p=x_n$$

因此圖 3(b) 也可能出現在理想半導體元件中，具體代表線性梯度 PN 接面的耗盡區。

小結

圖 3(a) 與圖 3(b) 都可能出現在理想半導體元件中：

• 圖 3(a)：半導體電荷由金屬電極表面電荷補償。
• 圖 3(b)：PN 接面兩側的正、負空間電荷彼此補償。

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(b) 電場與電位分布

圖 3(a)

假設 $x=0$ 為耗盡區邊界，且準中性區電場為零：

$$E(0)=0$$

在 $0<x<W$ 中，

$$\frac{dE}{dx}=\frac{ax}{\varepsilon_s}$$

積分得

$$E(x)-E(0) =\int_0^x\frac{a\xi}{\varepsilon_s}\,d\xi$$

所以

$$\boxed{ E(x)=\frac{ax^2}{2\varepsilon_s} } \qquad (0<x<W)$$

耗盡區外的半導體中，

$$E(x)=0 \qquad (x<0)$$

在 $x=W$ 處，電場為

$$E(W)=\frac{aW^2}{2\varepsilon_s}$$

此電場由金屬表面電荷所維持。

令

$$V(0)=0$$

由 $E=-dV/dx$，

$$\frac{dV}{dx} =-\frac{ax^2}{2\varepsilon_s}$$

因此

$$V(x)-V(0) =-\int_0^x\frac{a\xi^2}{2\varepsilon_s}\,d\xi$$

得到

$$\boxed{ V(x)=-\frac{ax^3}{6\varepsilon_s} } \qquad (0<x<W)$$

所以表面相對於準中性區的電位差為

$$\boxed{ V(W)-V(0) =-\frac{aW^3}{6\varepsilon_s} }$$

其電位差大小為

$$\boxed{ \left|V(W)-V(0)\right| =\frac{aW^3}{6\varepsilon_s} }$$

電場與電位的形狀為：