111 年 國立成功大學電機資訊學院碩士班─微電、奈米聯招《固態電子元件》

此題主要考察對 PN 接面內建電壓 ($V_{bi}$) 的理解、 ويكثر (depletion region) 的寬度與電壓分佈的關係，以及在順向偏壓下的行為。

(a)
PN 接面中的內建電壓 ($V_{bi}$) 是由於 P 型半導體中的空乏區（由 N 型擴散過來的電子與 P 型的電洞複合）與 N 型半導體中的空乏區（由 P 型擴散過來的電洞與 N 型的電子複合）所形成的，這兩個空乏區之間存在著由 N 型指向 P 型的內建電場。這個電場會阻止更多的載子繼續擴散，達到熱平衡狀態。

在熱平衡時，費米能階在 P 型和 N 型半導體中是相同的。內建電壓可以表示為：
$V_{bi} = V_{T} \ln\left(\frac{N_A N_D}{n_i^2}\right)$
其中 $V_T = \frac{kT}{q}$ 是熱電壓，$k$ 是波茲曼常數，$T$ 是絕對溫度，$q$ 是電子電荷，$n_i$ 是本徵載子濃度。

$V_{bi}$ 的存在是為了平衡擴散力與電場力，使淨電流為零。

(b)
對於 N 型半導體側的 ويكثر 寬度 $x_n$，其與 ويكثر 區域內的電壓降 $V_{an}$ 的關係，我們可以利用 ويكثر 區域內的電場和電荷守恆來推導。
ويكثر 區域內的電場 $E(x)$ 在 N 型側（假設 ويكثر 邊界在 $x=0$， ويكثر 邊界在 $x=W$）可以近似為線性分佈：
$E(x) \approx -\frac{q N_D}{\epsilon_s} (x - x_n)$
其中 $x_n$ 是 ويكثر 在 N 型半導體端的寬度。

ويكثر 區域內的總電壓降 $V_{an}$ 可以通過對電場積分得到：
$V_{an} = -\int_0^{x_n} E(x) dx = -\int_0^{x_n} -\frac{q N_D}{\epsilon_s} (x - x_n) dx$
$V_{an} = \frac{q N_D}{\epsilon_s} \int_0^{x_n} (x_n - x) dx = \frac{q N_D}{\epsilon_s} \left[ x_n x - \frac{x^2}{2} \right]_0^{x_n}$
$V_{an} = \frac{q N_D}{\epsilon_s} \left( x_n^2 - \frac{x_n^2}{2} \right) = \frac{q N_D}{2 \epsilon_s} x_n^2$
因此， ويكثر 寬度 $x_n$ 與 ويكثر 區域內的電壓降 $V_{an}$ 的關係為：

此題主要考察對 BJT 的能帶圖、金屬-半導體 (MS) 接觸的费米能階釘紮現象，以及 MOS 結構的電場屏蔽效應的理解。

(a)
當 npn BJT 工作在主動區（Forward Active Region）時，其基極-射極接面（Base-Emitter Junction）是順向偏壓，而基極- செறிவு接面（Base-Collector Junction）是逆向偏壓。

能帶圖的繪製應包含以下幾個關鍵點：

1. 橫軸： 表示空間位置，從射極 (Emitter) 經過基極 (Base) 到 செறிவு極 (Collector)。
2. 縱軸： 表示能量。
3. 導帶底 ($E_C$)、價帶頂 ($E_V$)、費米能階 ($E_F$)：
   • 射極 (Emitter)： N 型半導體，載子濃度高，導帶底接近費米能階。
   • 基極 (Base)： P 型半導體，載子濃度較低，導帶底和價帶頂比射極和 செறிவு極更寬。
   • ** செறிவு極 (Collector)：** N 型半導體，載子濃度較低，導帶底比射極高。
4. 能帶彎曲：
   • 基極-射極接面（順向偏壓）： 導帶和價帶在接面處向上彎曲，形成一個小的勢壘，允許電子從射極注入基極。
   • 基極- செறிவு極接面（逆向偏壓）： 導帶和價帶在接面處向下彎曲，形成一個大的勢壘，阻止電子從基極流向 செறிவு極。
5. 費米能階： 在平衡狀態下，整個器件的費米能階是水平的。

繪製的能帶圖大致會呈現：從射極到基極，能帶先是略微向上彎曲（順向偏壓），然後在基極內部保持相對平坦，再到 செறிவு極，能帶會顯著向下彎曲（逆向偏壓）。

🖼️【此處有附圖，請對照原卷】 - 繪製一個典型的 npn BJT 在主動區的能帶圖。

(b)
在金屬-半導體 (MS) 接觸中，費米能階釘紮（Fermi Level Pinning）是指金屬功函數 ($\Phi_M$) 的變化對半導體表面或接面處的能帶彎曲（或肖特基勢壘高度 $\Phi_B$) 影響很小，即 $\Phi_B$ 似乎被「釘」在一個特定的值。

費米能階釘紮的可能原因包括：

1. 表面態 (Surface States)： 在金屬和半導體界面處，由於原子結構的缺陷、斷鍵或雜質，會產生大量的表面態能階。這些表面態能階的密度非常高，可以容納大量的電荷。當金屬和半導體接觸時，這些表面態會迅速被填滿或排空，形成一個電荷層，有效地屏蔽了金屬功函數對半導體表面電勢的影響。
2. 界面態 (Interface States)： 類似於表面態，界面處的缺陷也可能導致大量的界面態。
3. 金屬原子擴散或反應： 在某些情況下，金屬原子可能會擴散到半導體表面，或者與半導體發生化學反應，形成一層化合物，這也會影響接面的特性。

簡而言之，高密度的表面態或界面態會充當一個緩衝層，吸收或釋放電荷，使得半導體表面的電勢（和因此的能帶彎曲）相對穩定，不受金屬功函數的顯著影響。

(c)
MOS 結構的電場屏蔽效應是指，當在 MOS 結構的閘極施加電壓 ($V_G$) 時，在半導體內部，特別是 ويكثر 區域，電場會受到很大的屏蔽，其強度遠小於在沒有半導體的情況下，閘極電壓直接產生的電場。

此題考察 CMOS 縮小對 MOSFET 特性的影響，MOSFET 的轉移特性曲線，以及夾斷區 (pinch-off region) 在輸出特性曲線中的作用。

(a) CMOS 縮小 (Scaling) 對 MOSFET 的影響：

CMOS 縮小主要指降低閘極氧化層厚度 ($t_{ox}$) 和縮短通道長度 ($L$)。

• 閾值電壓 ($V_{th}$):

  • 影響： 通常情況下，CMOS 縮小會導致閾值電壓 降低。
  • 原因：
    1. 閘極氧化層變薄 ($t_{ox} \downarrow$)： 根據 $V_{th}$ 的公式， $V_{th}$ 與氧化層厚度成反比（例如，在理想 MOS 電容情況下，$V_{th} \approx V_{FB} + 2\phi_F + \frac{\sqrt{2 \epsilon_s q N_A (2\phi_F)}}{C_{ox}}$，其中 $C_{ox} = \frac{\epsilon_{ox}}{t_{ox}}$）。氧化層變薄會使 $C_{ox}$ 增加，進而降低閾值電壓。
    2. 通道摻雜濃度增加 ($N_A \uparrow$)： 為了維持 ويكثر 寬度不至於過大（防止短通道效應），通常會增加通道區域的摻雜濃度。增加摻雜濃度會增加 ويكثر 區域的電容，從而提高閾值電壓。
    3. 短通道效應 (Short Channel Effects)： 隨著通道長度 $L$ 的縮短， ويكثر 區域的電場效應會影響到 ويكثر 區的寬度，導致 ويكثر 區的寬度不再僅由垂直電場決定，而是受到側面 ويكثر 擴展的影響。這會導致閾值電壓的降低，稱為 閾值電壓下降 (Threshold Voltage Roll-off)。
    4. 汲極誘導勢壘降低 (DIBL - Drain-Induced Barrier Lowering)： 由於短通道效應，汲極電壓的升高會降低源極-基極之間的勢壘，即使在低汲極電壓下，也會有較多載子流過，這相當於降低了閾值電壓。
    5. 薄氧化層效應： 當氧化層非常薄時，閘極電壓對半導體表面電勢的控制能力增強，但同時也更容易受到其他因素的影響。

  綜合以上因素，特別是短通道效應和 DIBL，通常 CMOS 縮小會導致 $V_{th}$ 下降。

• 亞閾值擺幅 (Subthreshold Swing, $S$):

  • 影響： CMOS 縮小會導致亞閾值擺幅 降低。
  • 原因：
    1. 閘極氧化層變薄 ($t_{ox} \downarrow$)： 亞閾值擺幅的定義是，當漏極電流從 $10^{-7} A$ 增加到 $10^{-2} A$ 所需的閘極電壓變化量。理想情況下，$S = \frac{kT}{q} \ln(10) (1 + \frac{C_d}{C_{ox}})$，其中 $C_d$ 是 ويكثر 區的電容。當 $t_{ox}$ 減小， $C_{ox}$ 增大， $1 + \frac{C_d}{C_{ox}}$ 減小，因此 $S$ 減小。
    2. 短通道效應： 在短通道效應下，汲極電壓對 ويكثر 區域的控制能力增強，使得漏極電流在亞閾值區的變化更為陡峭，從而降低了亞閾值擺幅。
    3. 漏極電壓的影響： 在短通道器件中，汲極電壓對 ويكثر 區的影響更大，這也會導致更快的電流變化，即 $S$ 降低。

  總結：CMOS 縮小旨在提高器件性能和降低功耗，通常會導致 $V_{th}$ 下降和 $S$ 降低，使得器件在更低的電壓下工作，並且開關速度更快。

(b) MOSFET 的半對數轉移曲線 (Semi-logarithmic Transfer Curve):

轉移曲線是指漏極電流 ($I_D$) 與閘極電壓 ($V_G$) 之間的關係，通常以 $V_G$ 為橫軸， $log(I_D)$ 為縱軸繪製。

• 亞閾值區 (Subthreshold Region): $V_G < V_{th}$。此時 MOSFET 工作在截止區的邊緣，漏極電流很小，近似呈指數關係隨 $V_G$ 變化。電流主要由少數載子（對於 N-MOSFET 是電子）擴散決定。

核心觀念

本題考查金屬閘極、高介電常數（high-$k$）閘極介電層 NMOS 的臨界電壓如何受材料與元件參數影響。以下以 p 型矽基體形成 n 通道、長通道理想 MOS 模型為準，忽略短通道效應及其他非理想效應。

基體參考的 NMOS 臨界電壓可寫成

$$V_{th}=V_{FB}+2\phi_F+\frac{|Q_B|}{C_{ox}}$$

其中

$$V_{FB}=\Phi_{MS}-\frac{Q_f}{C_{ox}},\qquad |Q_B|=\sqrt{4q\varepsilon_{si}N_A\phi_F},\qquad C_{ox}=\frac{\varepsilon_{ox}}{t_{ox}}=\frac{k_{ox}\varepsilon_0}{t_{ox}}$$

$\Phi_{MS}$ 是閘極與矽基體的功函數差，$Q_f$ 是介電層或界面的固定電荷，$N_A$ 是 p 型基體摻雜濃度，$C_{ox}$ 是單位面積閘極電容。

解題方法與逐項分析

判斷每一項對公式中功函數差、基體耗盡電荷、閘極電容或費米位勢的影響，即可決定 $V_{th}$ 的升降。

施加的變化	$V_{th}$ 變化	原因
增加閘極金屬功函數	↑	$\Phi_{MS}$ 隨閘極金屬功函數增加，使 $V_{FB}$ 增加，因此 $V_{th}$ 上升。
增加矽基體摻雜濃度	↑	對 NMOS 而言，基體為 p 型。

此題考察對 N-channel MOSFET 中的體效應 (Body Effect) 的理解。體效應是指當源極和體區 (body) 之間存在電壓差 ($V_{sb}$) 時，會影響 MOSFET 的閾值電壓 ($V_{th}$)，進而影響其導通特性。

題目條件是 $V_{sb} > 0$。對於 N-channel MOSFET，體區是 P 型半導體，源極是 N 型半導體。因此，$V_{sb} > 0$ 表示源極相對於體區是正電位，即源極-體區接面是 逆向偏壓。

我們逐項分析各選項：

A. Body effect occurs and the depletion region across the source-to-body junction widens
* 當 $V_{sb} > 0$ 時，源極-體區接面逆向偏壓，體效應確實會發生。
* 逆向偏壓會使得 ويكثر 區的寬度增加。對於源極-體區接面，逆向偏壓會導致 ويكثر 區加寬。
* 因此，此敘述是 正確 的。

B. The source-to-body junction is reverse-biased
* 如上所述，對於 N-channel MOSFET，當 $V_{sb} > 0$ 時，N 型源極相對於 P 型體區是正電位，此接面是逆向偏壓。
* 因此，此敘述是 正確 的。

C. The threshold voltage of the MOSFET decreases when body effect occurs
* 體效應的發生會 增加 閾值電壓 ($V_{th}$)。

此題考察對 MOSFET 中影響電子遷移率的散射機制的認識。遷移率是載流子在電場作用下移動的難易程度，散射是限制遷移率的主要因素。

我們分析各選項：

A. Surface roughness scattering (表面粗糙度散射)
* 在 MOSFET 的通道區，特別是靠近氧化層界面的地方，由於半導體表面的不平整，會引起載流子（電子或電洞）的散射。
* 這種散射在高摻雜濃度或強垂直電場（薄氧化層）下會變得更顯著。
* 它會 降低 電子遷移率。

B. Phonon (lattice) scattering (聲子/晶格散射)
* 聲子是晶格振動的量子。在半導體材料中，原子振動會產生聲子，這些聲子可以與載流子（電子或電洞）發生碰撞，導致載流子運動方向改變，從而降低遷移率。
* 聲子散射的強度通常隨溫度的升高而增加。
* 它會 降低 電子遷移率。

此題要求列舉一個在半導體材料中，會導致電子/電洞遷移率降低，且在較高溫度下更為顯著，並發生在 MOSFET 器件本體（bulk）而非表面的散射機制。

回顧 MOSFET 中常見的散射機制：

1. 表面粗糙度散射 (Surface Roughness Scattering): 發生在半導體表面，與溫度關係不直接，但隨垂直電場增強而增強。
2. 聲子散射 (Phonon Scattering): 發生在半導體本體內，是晶格振動引起的。聲子密度隨溫度升高而增加，因此聲子散射強度也隨溫度升高而顯著增加。這是最典型的隨溫度升高而增強的本體散射機制。
3. 庫倫散射 (Coulombic Scattering): 發生在本體內或界面，由帶電雜質離子引起。通常在低溫下更顯著，因為此時載流子的動能較低，更容易被庫倫力散射。

此題考察 MOSFET 器件設計中，閘極與源極/汲極的重疊區 (overlap region) 的作用和影響。

(a) Maintaining an overlap 的優勢：

閘極與源極 (S) 和汲極 (D) 的重疊區是指，在器件結構上，閘極金屬 (Gate) 的延伸部分與源極/汲極的擴散區 (Diffusion region) 在垂直方向上有重疊。這種重疊的主要優勢在於：

1. 確保在所有工作條件下通道始終存在（避免寄生電阻）：
   • 當閘極電壓 $V_{GS}$ 低於閾值電壓 $V_{th}$ 時，通常認為通道不存在。然而，如果存在閘極-源極重疊區，即使 $V_{GS} < V_{th}$，閘極電壓 $V_G$ 仍然可以在源極擴散區的邊緣（在重疊區下方）建立一個 ويكثر 區，並在閘極電壓略低於 $V_{th}$ 時，在源極和閘極重疊區之間形成一個短暫的、弱的反轉層。
   • 這意味著，即使在 $V_{GS}$ 接近 $V_{th}$ 時，源極和閘極之間也始終存在一個導通通路，從而避免了源極擴散區和通道之間的接觸電阻（或稱寄生電阻）由於通道暫時消失而顯著增加。
   • 更重要的是，在某些情況下，例如當源極-體區接面被逆向偏壓時（體效應），閾值電壓會升高。如果沒有重疊區，當 $V_{GS}$ 低於新的、更高的閾值電壓時，通道可能完全消失，導致源極接觸電阻急劇增大。重疊區可以確保在體效應引起的 $V_{th}$ 升高後，源極區域仍然能夠與閘極場有效耦合，維持一個穩定的接觸。
2. 減少通道長度調變效應 (Channel Length Modulation)：
   • 在沒有重疊區的情況下，通道的起始點由 ويكثر 區的邊界決定。當汲極電壓 $V_{DS}$ 升高時， ويكثر 區會擴展，縮短實際的導電通道長度，導致通道長度調變效應。
   • 而重疊區相當於在物理通道之外，額外增加了一段「靜態」的、由閘極電場控制的導電區域。

此題考察 PN 接面二極體在光照下的 I-V 特性曲線變化，以及其作為光檢測器或太陽能電池的原理。

在沒有光照的環境下，PN 接面二極體的 I-V 特性曲線呈現典型的二極體行為：

• 順向偏壓 ($V_D > 0$)： 當 $V_D$ 逐漸增大，超過 ويكثر 區的勢壘電壓後，電流呈指數增長。
• 逆向偏壓 ($V_D < 0$)： 電流很小，接近零，稱為暗電流 (dark current)。

當光照照射在 PN 接面二極體上，且光子能量 ($h\nu$) 大於半導體的帶隙能量 ($E_g$) 時，會發生以下現象：

1. 產生電子-電洞對 (Electron-Hole Pair Generation)： 光子被半導體材料吸收，將能量傳遞給價帶中的電子，使其躍遷到導帶，產生一個自由電子和一個電洞。
2. 載子分離： 在 PN 接面 ويكثر 區內建電場的作用下，產生的電子和電洞會被分離。電子被拉向 N 型區，電洞被拉向 P 型區。
3. 形成光電流 (Photocurrent)： 如果接面處於逆向偏壓狀態，分離的電子和電洞會被外加電場驅動，形成一個與外加電壓方向相反的電流，稱為光電流。這個光電流的大小與光照強度成正比。

光照下的 I-V 特性曲線：

光照下的 I-V 特性曲線可以看作是暗 I-V 特性曲線疊加上一個由光產生的電流源。

• 作為光檢測器 (Photodetector)：

  • 通常工作在逆向偏壓區域。
  • 在逆向偏壓下，外加電壓 $V_D < 0$。
  • 由於光照產生了額外的光電流，在相同的逆向電壓下，總電流（暗電流 + 光電流）會比暗電流更大。
  • 繪製時，在原來的暗 I-V 曲線上，對於每個負電壓值，總電流會增加一個與光照強度成正比的光電流值。這相當於將整個逆向偏壓部分的曲線向上（電流增加方向）平移。

• 作為太陽能電池 (Solar Cell)：

  • 太陽能電池的工作模式是，在光照下，通過內建電場分離產生的電子-電洞對，在外部電路中產生電壓和電流。

此題考察對 NPN BJT 中 Early Effect 的理解，包括其對輸出特性曲線的影響以及物理成因。

(a) Sketch a typical ic-Vce curve in the presence of Early Effect:

Early Effect 是指在 BJT 的輸出特性曲線（$I_C$ vs $V_{CE}$）中，集極電流 $I_C$ 隨集極-射極電壓 $V_{CE}$ 的增加而輕微增加的現象。

在沒有 Early Effect 的理想情況下，當 BJT 工作在飽和區時，集極電流 $I_C$ 應該是一個與 $V_{CE}$ 無關的常數（僅由基極電流 $I_B$ 和電晶體參數 $\beta$ 決定）。

然而，由於 Early Effect，集極電流 $I_C$ 實際上會隨著 $V_{CE}$ 的增加而緩慢增加。這使得輸出特性曲線在飽和區不再是水平的，而是具有一個輕微的向上傾斜的斜率。

繪製要點：

1. 繪製多條曲線，每條曲線代表一個固定的基極電流 $I_B$。
2. 在每個 $I_B$ 值下，繪製 $I_C$ 隨 $V_{CE}$ 變化的曲線。
3. 在飽和區（通常是 $V_{CE}$ 較大時），曲線應該是 向上傾斜 的，而不是水平的。
4. 這些傾斜的曲線在向負 $V_{CE}$ 方向外推時，會交於一點，該點的橫坐標即為 Early Voltage ($V_A$)。Early Voltage 越大，Early Effect 越弱，曲線越接近水平。

🖼️【此處有附圖，請對照原卷】 - 繪製典型的 BJT 輸出特性曲線，顯示集極電流 $I_C$ 隨 $V_{CE}$ 增加而略微增加，並且各曲線向負 $V_{CE}$ 方向外推會交於一點。