110 年 國立臺灣聯合大學系統（清華、政治、陽明交通、中央四校聯招）研究所電機類《計算機系統（計算機組織）》

(a) always‑taken

分支指令比例 = 25 % = $0.25$
預測正確率 = 45 % → 錯誤率 $=1-0.45=0.55$
每次錯誤產生的停頓週期 = 2

$\text{額外 CPI}=0.25 \times 0.55 \times 2 = 0.275$

(b) always‑not‑taken

錯誤率 $=1-0.55=0.45$

$\text{額外 CPI}=0.25 \times 0.45 \times 2 = 0.225$

(c) 2‑bit predictor

錯誤率 $=1-0.85=0.15$

$\text{額外 CPI}=0.25 \times 0.15 \times 2 = 0.075$

(d) 轉換一半分支為 ALU 指令（使用 2‑bit predictor）

原始分支比例 $0.25$ → 轉換後分支比例 $0.25 \times 0.5 = 0.125$

核心觀念

1. 處理器時脈週期（Clock Cycle Time, $T_c$）定義：

   • 非流水線處理器（Non-pipelined / Single-Cycle Processor）：時脈週期必須能滿足執行時間最長的指令所需之總延遲（Total Latency）。其計算公式為：
     $T_{c, \text{non-pipelined}} = \max_{\text{all instructions}} \left( \sum \text{Stage Latencies of Instruction} \right)$
   • 流水線處理器（Pipelined Processor）：時脈週期受限於延遲最長的單一階段（Bottleneck Stage）。其計算公式為：
     $T_{c, \text{pipelined}} = \max(\text{IF}, \text{ID}, \text{EXE}, \text{MEM}, \text{WB})$

2. 流水線拆分（Stage Splitting）效能優化：

   • 若可將某一個階段拆分為等延遲的兩個子階段，欲最大化降低時脈週期，應優先拆分當前的瓶頸階段（最大延遲階段）。拆分後的新時脈週期將由剩餘階段中的最大延遲決定。

3. 硬體資源利用率（Hardware Resource Utilization）：

   • 利用率定義為「該硬體單元在執行指令過程中有被存取的時間區段佔總時間（或總指令數）的比例」。在無停頓（Stall）與冒險（Hazard）理想狀況下，處理器每個時脈週期皆順利發射（Issue）並執行一筆指令。
   • 資料記憶體（Data Memory）：僅在 MEM 階段被存取，包含載入指令（LW，讀取）與儲存指令（SW，寫入）。
   • 暫存器檔案寫入埠（Write-Register Port of Registers）：僅在 WB 階段被使用，包含需要將運算或載入結果寫回暫存器的指令（ALU 與 LW）。

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解題方法

(a) 計算 Pipelined 與 Non-pipelined 處理器的時脈週期

1. 非流水線處理器（Non-pipelined）：
   分析各類指令通過資料通路所需的總延遲：

   • ALU 指令：經過 IF、ID、EXE、WB 階段，延遲為 $300 + 100 + 600 + 100 = 1100\text{ ps}$。
   • Beq 指令：經過 IF、ID、EXE 階段，延遲為 $300 + 100 + 600 = 1000\text{ ps}$。
   • LW 指令：經過 IF、ID、EXE、MEM、WB 階段，延遲為 $300 + 100 + 600 + 350 + 100 = 1450\text{ ps}$。
   • SW 指令：經過 IF、ID、EXE、MEM 階段，延遲為 $300 + 100 + 600 + 350 = 1350\text{ ps}$。

   單時脈週期處理器必須滿足延遲最長的指令（LW）：
   $T_{c, \text{non-pipelined}} = 1450\text{ ps}$

2. 流水線處理器（Pipelined）：
   時脈週期取各階段延遲的最大值：
   $T_{c, \text{pipelined}} = \max(300, 100, 600, 350, 100) = 600\text{ ps} \quad (\text{由 EXE 階段決定})$

(b) 拆分階段與新時脈週期

1. 當前流水線瓶頸為 EXE 階段（延遲 $600\text{ ps}$）。
2. 將 EXE 階段拆分為 $\text{EXE}_1$ 與 $\text{EXE}_2$ 兩個子階段，各自延遲為：
   $\text{Latency}(\text{EXE}_1) = \text{Latency}(\text{EXE}_2) = \frac{600\text{ ps}}{2} = 300\text{ ps}$
3. 拆分後各階段延遲分別為：

核心觀念

單周期處理器的時脈週期必須涵蓋該指令所需的最長路徑。元件串接時延遲相加；平行路徑則要等較晚到達的一路，因此取兩者的最大值。最後由 Mux 選出的結果，還要計入 Mux 延遲。

解題方法與計算

圖中 PC 同時送往指令記憶體與計算 $PC+4$ 的加法器；分支立即值經過 Sign-Extend、Shift-left-2，再與 $PC+4$ 相加，最後由 PCSrc Mux 選出下一個 PC。條件分支另由暫存器讀出兩個運算元，其中 Read data 2 會經過 ALUSrc Mux，再進入 ALU 比較。

(a) 只有無條件 PC-relative branch

無條件分支不需要暫存器讀取或 ALU 比較，只需計算分支目標位址。$PC+4$ 與指令立即值的處理是平行進行的：

• $PC+4$ 路徑：$100$ ps。
• 立即值路徑：指令記憶體 $200$ ps、Sign-Extend $15$ ps、Shift-left-2 $10$ ps，共 $225$ ps。

分支目標加法器要等兩路輸入都到達，因此等待 $225$ ps，再經過加法器與 PCSrc Mux：

$$T_a=\max(100,\ 200+15+10)+100+10=335\text{ ps}$$

(b) 只有 conditional PC-relative branch

分支目標位址路徑仍為 $335$ ps。條件判斷路徑則需先取得指令，再讀取暫存器；Read data 2 經過 ALUSrc Mux 後進入 ALU，最後由 PCSrc Mux 選擇下一個 PC：

$$T_{\text{判斷}}=200+100+10+250+10=570\text{ ps}$$

因此整體時脈週期取兩條路徑的較大值：

$$T_b=\max(335,\ 570)=570\text{ ps}$$

(c) Shift-left-2 何時位於關鍵路徑？

PC-relative branch 會使用 Shift-left-2 來計算分支目標位址。

(a) 位元欄位變化

• R‑type

  • 原本 $rs,rt,rd$ 為 $5$ 位元（可編碼 $2^5=32$ 個暫存器），擴增至 $128$ 個暫存器需 $7$ 位元。
  • opcode 與 funct 仍屬指令集編碼，指令數量成 $4$ 倍，需再加 $2$ 位元 → $opcode$ 從 $6$ 位元變 $8$ 位元（$funct$ 亦可同樣擴展 $2$ 位元），若只增 $opcode$ 亦可滿足 $4\times$。
  • 其它欄位 ($shamt$) 保持 $5$ 位元。

• I‑type

  • $rs,rt$ 同樣由 $5$ 位元擴至 $7$ 位元。
  • $opcode$ 加 $2$ 位元，從 $6$ 位元變 $8$ 位元。
  • 32 位元指令長度固定，故剩餘給 $immediate$ 的位元數減少：
    $\text{immediate}=32-\text{opcode}-rs-rt=32-8-7-7=10\ \text{位元}$
    原先 $16$ 位元減少 $6$ 位元。

(b) 程式大小的增減

核心觀念

本題考查三個重點：

1. 巢狀迴圈的 MIPS 轉換

   • 外層迴圈控制變數為 $i$。
   • 內層迴圈控制變數為 $j$。
   • 每次外層 $i$ 增加前，必須將 $j$ 重新設為 $0$。

2. 陣列位址計算

   若 D 為整數陣列，且每個元素佔 4 bytes，則：

   $\text{Address}(D[k])=\text{base}(D)+4k$

   題目存取的是 D[4*j]，因此：

$$\text{Address}(D[4j])=\text{base}(D)+4(4j) =\text{base}(D)+16j$$

因此可將 $j$ 左移 4 位：

$16j=j\times 2^4=j\ll 4$

3. 迴圈條件的實作

   C 語言條件為：

   $i<a,\qquad j<b$

   MIPS 可使用 slt 判斷小於關係：

   slt $t2, $t0, $s0
   

   若 $i<a$，則 $t2 = 1；否則 $t2 = 0。

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解題方法

按照原始 C 程式的結構翻譯：

for (i = 0; i < a; i++) {
    for (j = 0; j < b; j++) {
        D[4*j] = i + j;
    }
}

暫存器配置如下：

C 變數	MIPS 暫存器
$a$	$s0
$b$	$s1
$i$	$t0
$j$	$t1
D 的 base address	$s2

另使用：

• $t2：條件判斷結果或位移後的位址偏移量
• $t3：要寫入陣列的值 $i+j$
• `

核心觀念

本題考驗計算機系統架構中的平行硬體分類法——費林分類法（Flynn's Taxonomy）。1966 年由 Michael J. Flynn 提出，依據電腦運作時的**指令流（Instruction Stream）與資料流（Data Stream）**數量（單一 Single 或多重 Multiple），將所有計算機硬體架構劃分為四大類：

1. SISD：Single Instruction Stream, Single Data Stream
2. SIMD：Single Instruction Stream, Multiple Data Stream
3. MISD：Multiple Instruction Stream, Single Data Stream
4. MIMD：Multiple Instruction Stream, Multiple Data Stream

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解題方法

本題為標準觀念簡答題（佔 4 分）。解題切入點需針對 SISD、SIMD、MISD、MIMD 四種架構分別說明：

1. 全稱與核心定義：說明指令流與資料流的數量搭配關係。
2. 運作特徵：說明控制單元（Control Unit）與算術邏輯單元（ALU）如何合作。
3. 代表性實體範例：列舉一項業界或計算機結構中標準的硬體範例。

分類公式矩陣如下：

$$\begin{array}{|c|c|c|} \hline \text{Flynn's Taxonomy} & \text{單一資料流 (Single Data)} & \text{多重資料流 (Multiple Data)} \\ \hline \text{單一指令流 (Single Instruction)} & \text{SISD} & \text{SIMD} \\ \hline \text{多重指令流 (Multiple Instruction)} & \text{MISD} & \text{MIMD} \\ \hline \end{array}$$

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架構詳細分析

1. SISD (Single Instruction Stream, Single Data Stream)

• 定義與運作：單指令流單資料流。在同一個時脈週期內，處理器僅讀取單一指令流，並對單一資料流進行運算處理。此為最傳統的馮·紐曼（Von Neumann）架構，不具備資料級或任務級的平行硬體處理能力。
• 代表範例：早期的單核心微處理器（例如 Intel 8086、Intel Pentium 早期的單核 CPU）。

2. SIMD (Single Instruction Stream, Multiple Data Stream)

• 定義與運作：單指令流多資料流。在同一個時脈週期內，單一控制單元發射同一條指令給多個不同的處理單元（Processing Elements / ALUs），同時對多筆不同的資料執行相同的運算操作。具備極高的「資料級平行性（Data-Level Parallelism, DLP）」。
• 代表範例：繪圖處理器（GPU）、向量處理器（Vector Processor），或 CPU 中的 SIMD 擴充指令集硬體（如 Intel AVX-512、ARM NEON）。

核心觀念

本題為典型的效能評估（Performance Assessment）題目，重點考查計算機架構中**CPU 效能方程式（CPU Performance Equation）**及相關效能指標（CPI 與 MIPS）的定義與計算。

關鍵公式如下：

1. 加權平均 CPI（Cycles Per Instruction）：
   若指令集包含多種類型的指令，每種指令出現的頻率為 $F_i$，對應的時脈週期數為 $\text{CPI}_i$，則平均 CPI 為：
   $\text{CPI} = \sum_{i} (\text{CPI}_i \times F_i)$
2. MIPS（Millions of Instructions Per Second）：
   衡量 CPU 每秒執行多少百萬條指令，計算公式為：
   $\text{MIPS} = \frac{\text{Clock Rate}}{\text{CPI} \times 10^6}$
3. CPU 執行時間（CPU Execution Time）：
   程式在機器上的執行時間 $T$ 與總時脈週期數（Clock Cycles, $N_{\text{cycles}}$）及時脈頻率（Clock Rate, $f$）關係為：
   $T = \frac{N_{\text{cycles}}}{f} = \frac{I \times \text{CPI}}{f}$
   其中 $I$ 為指令總數（Instruction Count）。

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解題方法

(a) 計算 M1 與 M2 的 CPI

根據表列之各類指令週期數與出現頻率 $F_A = 0.6$、$F_B = 0.3$、$F_C = 0.1$：

• 機器 M1 的 CPI：
  $\text{CPI}_{\text{M1}} = (1 \times 0.6) + (3 \times 0.3) + (5 \times 0.1) = 0.6 + 0.9 + 0.5 = 2.0$

• 機器 M2 的 CPI：
  $\text{CPI}_{\text{M2}} = (2 \times 0.6) + (3 \times 0.3) + (4 \times 0.1) = 1.2 + 0.9 + 0.4 = 2.5$

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(b) 計算 M1 與 M2 的 MIPS 評等

已知時脈頻率 $f_{\text{M1}} = 100 \text{ MHz} = 100 \times 10^6 \text{ Hz}$，$f_{\text{M2}} = 150 \text{ MHz} = 150 \times 10^6 \text{ Hz}$：

• 機器 M1 的 MIPS：
  $\text{MIPS}_{\text{M1}} = \frac{100 \times 10^6}{2.0 \times 10^6} = 50$

• 機器 M2 的 MIPS：
  $\text{MIPS}_{\text{M2}} = \frac{150 \times 10^6}{2.5 \times 10^6} = 60$

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(c) 計算 M3 的時脈頻率（Clock Rate）

已知條件：

• 在 M1 上的執行時間 $T_{\text{M1}} = 10 \text{ 秒}$。
• 在 M3 上的目標執行時間 $T_{\text{M3}} = 6 \text{ 秒}$。
• M3 執行此程式所需的總時脈週期數為 M1 的 $1.2$ 倍，即 $N_{\text{cycles, M3}} = 1.2 \times N_{\text{cycles, M1}}$。

核心觀念

本題涵蓋計算機組織與資料表示法（Data Representation）的四大核心主題：

1. 符號大小表示法（Sign-Magnitude Representation）：
   • 8 位元格式中，最高位元（MSB, Bit 7）為符號位元（0 代表正、1 代表負），其餘 7 位元（Bits 6～0）表示絕對值大小（Magnitude）。
   • 表示範圍為 $[-127, +127]$。
2. 二補數表示法（Two's Complement Representation）：
   • 8 位元格式中，MSB 權重為 $-2^7 = -128$，其餘位元權重為正。
   • 正數轉負數（或負數轉真值）之公式為：$\text{取反} + 1$（Invert and add 1）。
   • 表示範圍為 $[-128, +127]$。若兩同號數相加得到異號數，即發生算術溢位（Arithmetic Overflow）。
3. IEEE 754 單精確度浮點數標準（Single-Precision Floating-Point Standard）：
   • 格式為 32 位元：1 位元符號（$S$）、8 位元偏差指數（Biased Exponent, $E$）、23 位元小數部分（Fraction/Mantissa, $F$）。
   • 當 $1 \le E \le 254$ 時為常態化數（Normalized Number），真值為：
     $(-1)^S \times (1.F)_2 \times 2^{E - 127}$
4. 浮點數乘法與捨入機制（Floating-Point Multiplication and IEEE 754 Rounding）：
   • 有效數相乘後進行正規化，並利用三位元輔助捨入判斷：
     • Guard bit ($G$)：Mantissa 規定長度後的第一個額外位元。
     • Round bit ($R$)：Guard bit 後的第二個額外位元。
     • Sticky bit ($S$)：Round bit 之後所有剩餘位元的邏輯或（Logical OR）。
   • 向最近偶數捨入（Round to Nearest, Ties to Even）：當 $G=1$ 且 $R=S=0$（剛好在正中間 Tie）時，若 Mantissa 最低有效位元（LSB）為 $1$（奇數）則需進位 $+1$ 使其變為偶數 $0$；若 LSB 為 $0$（偶數）則直接捨去。

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解題方法與推導

(a) 8-bit 符號大小表示法計算 $185 + 169$

1. 將十進制位元樣式轉為 8 位元二進制：

   • $185_{10} = (10111001)_2$
   • $169_{10} = (10101001)_2$

2. 解讀符號大小表示法之真值：

   • 對於 $185_{10} = (10111001)_2$：
     • 符號位元 $\text{Bit } 7 = 1$（負數）
     • 大小數值 $\text{Bits } 6\text{～}0 = (0111001)_2 = 32 + 16 + 8 + 1 = 57_{10}$
     • 故代表數值為 $-57$。
   • 對於 $169_{10} = (10101001)_2$：
     • 符號位元 $\text{Bit } 7 = 1$（負數）
     • 大小數值 $\text{Bits } 6\text{～}0 = (0101001)_2 = 32 + 8 + 1 = 41_{10}$
     • 故代表數值為 $-41$。

3. 計算相加結果：
   $(-57) + (-41) = -98$

   • 檢查：$|-98| = 98_{10} = (1100010)_2$（7 位元），未超出 8-bit Sign-Magnitude 範圍 $[-127, +127]$。
   • 最終十進制結果為 $-98$。

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(b) 8-bit 二補數表示法計算 $185 + 169$

1. 解讀二補數之真值：

   • 對於 $185_{10} = (10111001)_2$：
     • MSB 為 $1$（負數）。
     • 求真值：取反加一 $\sim(10111001)_2 + 1 = (01000110)_2 + 1 = (01000111)_2 = 71_{10}$，故真值為 $-71$。
   • 對於 $169_{10} = (10101001)_2$：
     • MSB 為 $1$（負數）。
     • 求真值：取反加一 $\sim(10101001)_2 + 1 = (01010110)_2 + 1 = (01010111)_2 = 87_{10}$，故真值為 $-87$。

2. 計算數學真值與溢位分析：

   • 數學相加真值為：
     $(-71) + (-87) = -158$
   • 由於 8-bit 二補數可表示範圍為 $[-128, +127]$，$-158 < -128$，產生算術溢位（Overflow）。

3. 硬體暫存器運算結果：

   • 執行 8 位元二進制加法： $$$$

\begin{array}{r@{\quad}l}
10111001_2 & (-71) \
+; 10101001_2 & (-87) \
\hline
(1)01100010_2 &
\end{array}
$$

• 捨棄第 9 位元進位後，暫存器保留值為 $(01100010)_2 = +98_{10}$。
• 答題規範：完整寫出數學真值 $-158$（發生溢位），以及硬體 8-bit 二補數截斷值 $+98$。

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(c) 浮點數位元樣式 0x0E000000 之十進制值

核心觀念

直接對映快取（direct-mapped cache）將 32 位元位址分成：

$$\text{Tag} \mid \text{Index} \mid \text{Offset}$$

其中：

• Offset 決定資料在一個 block 內的位元組位置。
• Index 決定存取哪一個 cache entry。
• Tag 用來判斷該 entry 中的 block 是否就是目前要求的 block。
• 題目採 byte-addressed，且 $1$ word $=4$ bytes。

重要公式如下：

$$\text{Block size}=2^{\text{Offset bits}}\text{ bytes}$$ $$\text{Cache entries}=2^{\text{Index bits}}$$

對 Case I 而言：

$$\text{Block number}=\left\lfloor\frac{\text{Address}}{16}\right\rfloor$$ $$\text{Index}=\text{Block number}\bmod 64$$

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(a) 每個 case 的 block size

Case I

Offset field 為 bits $[3\text{–}0]$，共有 $4$ bits，因此：

$$\text{Block size}=2^4=16\text{ bytes}$$

換算成 word：

$$\frac{16}{4}=4\text{ words}$$

Case II

Offset field 為 bits $[4\text{–}0]$，共有 $5$ bits，因此：

$$\text{Block size}=2^5=32\text{ bytes}$$

換算成 word：

$$\frac{32}{4}=8\text{ words}$$

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(b) Cache entries 數量

Case I

Index field 為 bits $[9\text{–}4]$，共有 $6$ bits：

$$\text{Entries}=2^6=64$$

Case II

Index field 為 bits $[11\text{–}5]$，共有 $7$ bits：

$$\text{Entries}=2^7=128$$

因此：

• Case I：$64$ entries
• Case II：$128$ entries
• 若題意要求兩種設計數量相加，總數為：

$$64+128=192\text{ entries}$$

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Case I 的位址分析

Case I 的欄位如下：

• Tag：bits $[31\text{–}10]$
• Index：bits $[9\text{–}4]$
• Offset：bits $[3\text{–}0]$

因此每個 block 大小為 $16$ bytes，每個 cache 有 $64$ 個 entries。

計算時使用：

$$\text{Block number}=\left\lfloor\frac{\text{Address}}{16}\right\rfloor$$ $$\text{Index}=\text{Block number}\bmod 64$$ $$\text{Tag}=\left\lfloor\frac{\text{Block number}}{64}\right\rfloor$$

位址 $0$、$4$、$16$ 等均以 byte address 解讀。

存取位址	Block number	Index	Tag	結果	說明
$0$	$0$	$0$	$0$	Miss	初始 cache 為空
$4$	$0$	$0$	$0$	Hit	與位址 $0$ 位於同一 block
$16$	$1$	$1$	$0$	Miss	存入 index $1$
$132$	$8$	$8$	$0$	Miss	存入 index $8$
$232$	$14$	$14$	$0$	Miss	存入 index $14$

(a)
指令快取未命中額外週期：$0.02 \times 200 = 4$
資料快取未命中機率＝$0.36 \times 0.04 = 0.0144$，額外週期：$0.0144 \times 200 = 2.88$

總 CPI

$\text{CPI}_{\text{實際}} = 2 + 4 + 2.88 = 8.88$

完美快取無未命中，CPI = 基礎 $2$。
速度提升（Speedup）

$\text{Speedup}= \frac{8.88}{2}=4.44$

(b)

• 時鐘週期 $T = \frac{1}{4\text{GHz}} = 0.25\text{ ns}$
• L2 (次級快取) 存取 5 ns → $5\text{ ns}/0.25\text{ ns}=20$ cycles

(a) 單階頁表所需的實體記憶體大小

核心觀念
本題考查虛擬記憶體（Virtual Memory）中「單階頁表（Single-Level Page Table）」的大小計算。關鍵觀念與公式如下：

1. 虛擬位址空間大小（Virtual Address Space Size）：若虛擬位址位元數為 $n$ bits，則虛擬位址空間大小為 $2^n\text{ bytes}$。
2. 頁面大小（Page Size）：設頁面大小為 $P = 2^p\text{ bytes}$，其中 $p$ bits 為頁內偏移量（Page Offset）。
3. 頁表項數目（Number of Page Table Entries, PTEs）：
   $\text{虛擬頁號位元數（VPN bits）} = n - p$
   $\text{頁表項總數（Total PTEs）} = 2^{n - p} = \frac{\text{虛擬位址空間大小}}{\text{頁面大小}}$
4. 頁表總容量（Page Table Size）：
   $\text{頁表容量} = \text{頁表項總數} \times \text{單一頁表項大小（PTE Size）}$

解題方法

1. 提取已知條件：
   • 虛擬位址長度 $n = 42\text{ bits}$。
   • 實體記憶體大小（Physical DRAM Size）$= 8\text{ GiB}$（註：單階頁表必須涵蓋整體虛擬位址空間，因此頁表大小僅取決於虛擬位址空間與頁面大小，實體 DRAM 大小在此題為干擾資訊）。
   • 頁面大小 $P = 4\text{ KiB} = 4 \times 2^{10}\text{ bytes} = 2^{12}\text{ bytes}$。
   • 單一頁表項大小（PTE Size）$= 4\text{ bytes}$。
2. 推導關鍵步驟：
   • 頁內偏移量位元數 $p = \log_2(4\text{ KiB}) = 12\text{ bits}$。
   • 虛擬頁號位元數（Virtual Page Number, VPN bits）$= 42 - 12 = 30\text{ bits}$。
   • 單階頁表需為每個虛擬頁面建立一個頁表項，故頁表項總數為 $2^{30}$ 個。
   • 儲存該單階頁表所需的實體記憶體容量為：
     $\text{Page Table Size} = 2^{30} \times 4\text{ bytes} = 4 \times 2^{30}\text{ bytes} = 4\text{ GiB}$

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(b) TLB Miss、Page Fault 與 Cache Miss 之組合可行性分析

核心觀念
本題考查記憶體階層（Memory Hierarchy）中 TLB、頁表/主記憶體（Virtual Memory / DRAM）與快取（Cache）三者間的協同運作機制與邏輯約束：

1. TLB（Translation Lookaside Buffer）：頁表的快取。TLB Hit 代表該頁面的轉譯位址已在 TLB 中，隱含該頁面必定已存在於實體主記憶體（DRAM）中。
2. Page Fault（缺頁中斷）：代表欲存取的頁面不在實體主記憶體（DRAM）中，必須從輔助記憶體（如磁碟）載入。
3. Cache（快取記憶體）：主記憶體資料的快取。若發生 Page Fault，代表該頁面資料根本不在 DRAM 中，因此快取中絕不可能存在該頁面的有效資料。

由上述運作機制可得出兩項關鍵邏輯約束：

• 約束一：若發生 TLB Hit，則絕不可能發生 Page Fault（TLB Hit 代表頁面已在 DRAM 中）。
• 約束二：若發生 Page Fault，則絕不可能發生 Cache Hit（頁面不在 DRAM 中，快取無法命中）。