112 年 國立成功大學奈米積體電路工程碩士學位學程《固態電子元件》

此題主要考查對 pn 接面中載子擴散電流的理解，以及 minority carrier device 的概念。

(a)
核心觀念：擴散電流由濃度的梯度決定，而載子在接面區間的傳輸時間與擴散係數和區間長度有關。

解題步驟：

1. 計算擴散電流密度 $J_p(x)$：
   根據擴散電流的定義，其密度與濃度的梯度成正比：
   $J_p(x) = q D_p \frac{dp_n(x)}{dx}$
   由圖可知，$p_n(x)$ 在 $x=0$ 時為 $p_n(0)$，在 $x=L$ 時為 $p_{n0}$ (n 型半導體的少數載子平衡濃度)。由於圖顯示為線性下降，我們可以將 $p_n(x)$ 表示為：
   $p_n(x) = p_n(0) - \frac{p_n(0) - p_{n0}}{L} x$
   因此，濃度的梯度為：
   $\frac{dp_n(x)}{dx} = - \frac{p_n(0) - p_{n0}}{L}$
   將此代入電流密度公式：
   $J_p(x) = q D_p \left(- \frac{p_n(0) - p_{n0}}{L}\right) = - \frac{q D_p (p_n(0) - p_{n0})}{L}$
   由於 $p_n(0) > p_{n0}$，因此 $J_p(x)$ 是一個常數，且方向是從 $x=0$ 指向 $x=L$（負號表示如果梯度為正，則電流為負，但這裡梯度是負的）。在 n 型半導體中，由於 $p_n(0) > p_{n0}$，表示在 $x=0$ 處有較多的電洞，而 $x=L$ 處的電洞濃度較低，所以電洞會從 $x=0$ 擴散到 $x=L$。電流方向是由高濃度往低濃度移動，所以電流密度 $J_p(x)$ 的方向是朝向 $x$ 增加的方向。
   $J_p(x) = \frac{q D_p (p_n(0) - p_{n0})}{L}$

2. 計算電洞的傳輸時間 (transit time)：
   假設電洞在 $0$ 到 $L$ 的區間內以平均速度移動，或者更精確地說，考慮擴散過程的平均時間。對於擴散過程，傳輸時間 $\tau$ 可以粗略地估計為：
   $\tau \approx \frac{L^2}{D_p}$
   這代表一個電洞從一端擴散到另一端所需的平均時間。

【答案】
$J_p(x) = \frac{q D_p (p_n(0) - p_{n0})}{L}$
Transit time $\tau \approx \frac{L^2}{D_p}$

(b)
核心觀念：pn 接面中的少數載子行為是決定其電學特性的關鍵；pn 接面的電流-電壓關係源於少數載子擴散和複合。

解題步驟：

1. 為何稱為 minority carrier devices？
   在 pn 接面中，例如 n 型區域，電洞是少數載子，而電子是多數載子。在順向偏壓下，電洞會從 p 型區擴散到 n 型區，電子則從 n 型區擴散到 p 型區。同樣地，在 p 型區域，電子是少數載子，電洞是多數載子。pn 接面的總電流是由這兩種載子的擴散和複合所組成。特別是，當接面兩側注入的載子（例如 p 型區的電子注入到 n 型區，n 型區的電洞注入到 p 型區）在接面區的擴散，是造成順向電流的主要機制。這些被注入的載子本來是在各自區域的少數載子，它們的擴散和後續的複合決定了電流的大小。

此題考查 MOS 結構的能帶圖以及 MOSFET 的縮小化挑戰。

(a) MOS 結構在強反轉下的能帶圖與強反轉的條件

核心觀念：MOS 結構在不同偏壓下的表面累積、空乏、反轉現象，以及強反轉時的能帶彎曲程度。

解題步驟：

1. 繪製強反轉下的能帶圖：
   考慮一個 n-type 汲極 (substrate) 的 NMOS 結構。當施加足夠大的閘極電壓 $V_G$ 時，會在半導體表面形成強反轉層。此時，閘極下方區域的半導體表面會累積與汲極相反的載子，即電洞 (holes)。

   • 結構組成：金屬閘極 (Metal Gate)、氧化層 (Oxide, $SiO_2$)、半導體汲極 (Semiconductor Substrate)。
   • 能帶圖表示：
     • 金屬閘極 (Metal Gate)：通常假設為功函數較大的金屬，例如鋁 (Al) 或摻雜多晶矽 (doped polysilicon)。其能帶是平坦的。
     • 氧化層 (Oxide)：絕緣體，其導帶 (conduction band, $E_C$) 和價帶 (valence band, $E_V$) 的能量差很大 (約 9 eV)。能帶是平坦的，但由於電場存在，其能帶會略微傾斜。
     • 半導體汲極 (Semiconductor Substrate)：在強反轉區，表面電洞濃度遠大於汲極本身的雜質濃度（例如 n-type 的 $N_D$）。這表示表面區域的費米能階 ($E_F$) 會非常靠近價帶 ($E_V$)。
     • 能帶彎曲 (Band Bending)：在金屬與氧化層介面，以及氧化層與半導體介面，由於功函數差和所施加的電壓，會產生電場。這個電場導致氧化層和半導體的能帶發生彎曲。在強反轉情況下，半導體表面的能帶會向上彎曲（對於 n-type 汲極），使得價帶接近費米能階，而導帶則遠離費米能階。
     • 圖示要點：
       • 繪製金屬、氧化層、半導體的相對位置。
       • 在氧化層中，能帶應平坦或略微傾斜。
       • 在半導體中，靠近介面處的能帶應顯著向上彎曲（對於 NMOS n-type substrate）。
       • 顯示導帶 ($E_C$)、價帶 ($E_V$)、以及費米能階 ($E_F$)。
       • 標示出表面電場方向或能帶彎曲的幅度。
       • 在半導體內部（遠離表面），能帶應為平坦的，且費米能階位於導帶和價帶之間。

   繪圖說明：
   假設是 NMOS，汲極為 n-type。

   • 金屬閘極：平坦的 $E_C, E_V, E_F$。
   • 氧化層：平坦的 $E_C, E_V$。
   • 半導體表面：能帶向上彎曲，表面附近的 $E_F$ 非常靠近 $E_V$。
   • 半導體內部：平坦的 $E_C, E_V, E_F$。
   • 在界面處，顯示電場方向。

2. 強反轉的必要條件：
   強反轉發生時，半導體表面的反型層 (inversion layer) 中的少數載子（電洞）濃度 $p_s$ 必須遠大於多數載子（電子）在體區的濃度 $n_b$（即汲極的摻雜濃度 $N_D$）。具體來說，通常定義強反轉為表面電洞濃度 $p_s$ 等於體區電子濃度 $n_b$ 的平方根再乘以一個因子，或者說，表面費米能階 $E_{Fs}$ 離價帶邊緣 $E_V$ 的距離，等於體區費米能階 $E_{Fb}$ 離導帶邊緣 $E_C$ 的距離（對於 n-type substrate）。
   數學上，強反轉的條件是：
   $p_s \ge n_i \exp\left(\frac{E_{Fi} - E_{Fs}}{kT}\right)$
   對於 n-type 汲極，體區的費米能階 $E_{Fb}$ 靠近導帶，離本徵費米能階 $E_{Fi}$ 的距離為 $\phi_n = E_{Fi} - E_{Fb}$。
   表面反轉層的費米能階 $E_{Fs}$ 靠近價帶，離本徵費米能階 $E_{Fi}$ 的距離為 $\phi_p = E_{Fs} - E_{Fi}$。
   強反轉發生時，表面電位 $\psi_s$ 滿足 $|\psi_s| \approx 2|\phi_F|$，其中 $\phi_F$ 是半導體本徵費米能階與體區費米能階之間的差值，或者是表面電位 $\psi_s$ 使得表面電洞濃度 $p_s$ 遠大於 $n_i$。
   更具體的條件是，當表面電位 $\psi_s$ 使得表面電洞濃度 $p_s$ 大約等於 $n_i \exp(\frac{E_{Fi} - E_{Fs}}{kT})$，並且 $E_{Fs}$ 離價帶的距離 $\phi_p$ 使得 $p_s \approx n_b = N_D$。
   通常，強反轉的條件定義為：表面電位 $\psi_s$ 使得表面電洞濃度 $p_s$ 大約等於 $n_i$ 的平方，再除以本徵載子濃度 $n_i$。
   $p_s \approx n_i \exp\left(\frac{E_{Fi} - E_{Fs}}{kT}\right)$
   在 n-type 汲極中，體區的費米能階 $E_{Fb}$ 靠近導帶。當施加足夠的閘極電壓，使得表面電位 $\psi_s$ 達到大約 $2\phi_F$（其中 $\phi_F$ 是由 $N_D$ 決定的功函數差），此時表面電洞濃度 $p_s$ 會急劇增加，遠超 $N_D$。

此題考查 MOSFET 的次臨界擺幅 (Subthreshold Swing, SS) 的物理極限及其與短通道效應的關係。

核心觀念：次臨界擺幅的物理極限與熱激發載子有關，短通道效應會破壞此極限。

解題步驟：

1. 室溫下 SS 的極限為何是 60 mV/decade？
   次臨界擺幅 (SS) 是指漏極電流 $I_D$ 從一個數量級變化到下一個數量級所需的閘極電壓變化。理想情況下，在次臨界區，漏極電流的變化主要由閘極電壓控制。當閘極電壓 $V_G$ 變化時，會在半導體表面誘生或驅散載子，從而改變通道的導電性。
   在理想的長通道 MOSFET 中，次臨界區的漏極電流 $I_D$ 可以近似表示為：
   $I_D \approx I_0 \exp\left(\frac{qV_G}{kT}\right)$
   其中 $I_0$ 是與 $V_G$ 無關的常數，$q$ 是基本電荷，$k$ 是波茲曼常數，$T$ 是絕對溫度。
   次臨界擺幅 SS 的定義是：
   $SS = \frac{d V_G}{d(\log_{10} I_D)} = \frac{d V_G}{d(\frac{\ln I_D}{\ln 10})} = \ln(10) \frac{d V_G}{d(\ln I_D)}$
   從電流公式可知，$\frac{d(\ln I_D)}{d V_G} = \frac{q}{kT}$。
   因此，
   $SS = \ln(10) \frac{kT}{q} = 2.303 \frac{kT}{q}$
   在室溫下 ($T \approx 300$ K)，
   $SS \approx 2.303 \times \frac{(1.38 \times 10^{-23} \text{ J/K}) \times (300 \text{ K})}{1.602 \times 10^{-19} \text{ C}} \approx 0.0596 \text{ V} \approx 60 \text{ mV/decade}$

此題考查對矽半導體中電子飽和速度的記憶與理解。

核心觀念：在半導體中，載子在強電場作用下會達到一個飽和速度，此速度與材料和摻雜濃度有關。

解題步驟：

1. 記憶與查詢：
   電子在單晶矽中的飽和速度是一個常見的半導體物理參數。這個值通常在強電場（約 $10^5 - 10^6$ V/cm）下達到。
   • 對於矽，在室溫下，電子的飽和速度 $v_{sat}$ 大約是 $1 \times 10^7$ cm/s。

核心觀念

PN 接面耗盡區寬度由泊松方程式與電荷中性條件決定。突變接面在反向偏壓 $V_R$ 下，耗盡區總寬度為

$$W=\sqrt{\frac{2\varepsilon_s}{q} \left(\frac{1}{N_A}+\frac{1}{N_D}\right) (V_{bi}+|V_R|)}$$

其中：

• $\varepsilon_s$：矽的介電常數
• $q$：基本電荷量
• $N_A$、$N_D$：受體與施體摻雜濃度
• $V_{bi}$：內建電位
• $|V_R|$：反向偏壓大小

耗盡區兩側的電荷量必須滿足電荷中性：

$$N_Ax_p=N_Dx_n$$

因此

$$\frac{x_p}{x_n}=\frac{N_D}{N_A}$$

本題中 $N_A=10^{18}\ \text{cm}^{-3}$ 大於 $N_D=10^{17}\ \text{cm}^{-3}$，所以耗盡區主要向摻雜較低的 $n$ 型側延伸。

解題方法

直接觀察耗盡區寬度公式：

$$W\propto \sqrt{ \left(\frac{1}{N_A}+\frac{1}{N_D}\right) (V_{bi}+|V_R|) }$$

在其他條件固定下：

• 增加 $N_A$，使 $\frac{1}{N_A}$ 減少，因此 $W$ 減少。
• 增加 $N_D$，使 $\frac{1}{N_D}$ 減少，因此 $W$ 減少。
• 增加 $|V_R|$，使總耗盡區電位差增加，因此 $W$ 增加。

嚴格而言，摻雜濃度改變也會使 $V_{bi}$ 略有變化，但主要判斷仍由 $\frac{1}{N_A}+\frac{1}{N_D}$ 決定，方向不變。

(a) 各項變化判斷

動作	耗盡區寬度變化	理由
Increase the acceptor doping concentration ($N_A$)	↓	$N_A$ 增加使 $\frac{1}{N_A}$ 減少，耗盡區寬度下降
Increase the donor doping concentration ($N_D$)	↓	$N_D$ 增加使 $\frac{1}{N_D}$ 減少，耗盡區寬度下降
Increase the reverse bias voltage ($	V_R	$)

因此填答為：

$$\boxed{\downarrow,\ \downarrow,\ \uparrow}$$

由於 $N_A\gg N_D$，也可使用近似式：

$$W\approx \sqrt{\frac{2\varepsilon_s}{qN_D}(V_{bi}+|V_R|)}$$

此題涵蓋 MOSFET 在低溫下的次臨界擺幅、歐姆接觸的摻雜要求、短通道效應對輸出電阻的影響，以及 pMOSFET 的體區連接。

(a) MOSFET SS 在極低溫下的行為

核心觀念：次臨界擺幅 (SS) 的理論極限與溫度有關，但低溫下會出現其他效應。

解題步驟：

1. 理論極限：
   如題 3 所述，理想情況下，SS 的理論極限是 $SS = 2.303 \frac{kT}{q}$。
   在室溫 ($T \approx 300$ K) 下，SS $\approx 60$ mV/decade。
   在極低溫下，例如 $T=77$ K (液態氮溫度) 或 $T=196$ °C (約 77 K)，
   $SS \propto T$
   因此，隨著溫度的降低，理論上的 SS 極限也會降低。例如，在 77 K 時，SS 的理論極限約為 $60 \text{ mV} \times \frac{77}{300} \approx 15.4$ mV/decade。

2. 實際情況下的影響：
   雖然理論上 SS 會隨溫度降低而減小，但實際情況下，在極低溫下，MOSFET 的 SS 可能會因為其他因素而無法達到理論極限，甚至可能變大。

   • 載子濃度的變化：在極低溫下，載子的散射機制會發生變化，例如聲子散射減少，而離子散射可能相對增強。
   • 摻雜濃度的影響：在次臨界區，SS 受表面電勢控制，而表面電勢的變化與雜質離子散射有關。
   • 量子效應：在極低溫下，量子效應可能更為顯著，影響載子的行為。
   • 漏電：雖然溫度降低通常會減少熱激發漏電，但其他漏電機制（如隧穿）可能在低溫下變得相對重要。
   • 短通道效應：如果器件尺寸較小，短通道效應在任何溫度下都會存在，並影響 SS。

   最直接的回答：
   在極低溫下，理論上 SS 的極限會降低，因為 $SS \propto T$。然而，實際器件的 SS 可能會受到其他因素的影響，例如離子散射、量子效應、以及短通道效應的影響，這些因素可能導致 SS 無法達到理論最低值，或者在某些情況下反而因其他效應而增大。
   但從理論公式來看，SS 是與溫度成正比的。因此，溫度降低，SS 應該減小。

   普遍的說法：
   在極低溫下，MOSFET 的 SS 會趨於減小，接近理論極限 $2.303 \frac{kT}{q}$。例如，在 77K 時，理論極限約為 15 mV/decade。然而，實際器件的 SS 可能會受到離子散射、表面粗糙度、以及短通道效應等因素的限制，而無法達到此極低值。

   給出一個簡潔的答案：
   SS 會減小，因為 $SS \propto T$。

(b) 金屬接觸源極/汲極時，為何需要足夠的摻雜？

核心觀念：為了實現低電阻的歐姆接觸 (Ohmic contact)，必須確保金屬與半導體之間的界面能順利進行載子傳輸，避免形成肖特基勢壘 (Schottky barrier)。

解題步驟：

1. 歐姆接觸的條件：
   一個良好的歐姆接觸需要金屬與半導體之間的接觸電阻非常低。這意味著，在接觸區域，電流能夠順暢地從金屬流向半導體（或反之），而不會受到顯著的勢壘阻礙。
   通常，歐姆接觸的形成依賴於：

   • 金屬的功函數與半導體功函數的匹配：對於 n 型半導體，若金屬功函數 $\phi_m$ 大於半導體功函數 $\phi_s$，則容易形成歐姆接觸。對於 p 型半導體，若 $\phi_m < \phi_s$，則容易形成歐姆接觸。
   • 半導體表面的高摻雜濃度：這是最關鍵的因素。當半導體表面的摻雜濃度非常高時（例如 $> 10^{19}$ cm$^{-3}$，對於矽，題目給了 $10^{20}$ cm$^{-3}$），會產生以下效應：
     • 極薄的耗盡層 (Depletion Region)：高摻雜濃度導致耗盡層非常薄（甚至薄到幾個奈米）。
     • 隧道效應 (Tunneling)：由於耗盡層非常薄，即使存在肖特基勢壘，載子（電子或電洞）也有很高的機率通過量子隧穿效應越過勢壘，進入半導體或金屬。
     • 降低接觸電阻：隧穿效應使得電流能夠順暢傳輸，從而大大降低了接觸電阻，形成歐姆接觸。

2. 為什麼需要 $10^{20}$ cm$^{-3}$ 的摻雜濃度？
   這個濃度水平（$10^{20}$ cm$^{-3}$）對於矽來說是非常高的摻雜，屬於「簡併半導體」(degenerate semiconductor) 的範圍。在這個濃度下：

   • 耗盡層寬度 $W \approx \sqrt{\frac{2\epsilon_s V_{bi}}{q N_D}}$。如果 $N_D = 10^{20}$ cm$^{-3}$，且 $V_{bi} \sim 1$ V，$\epsilon_s \approx 11.7 \epsilon_0$，則 $W$ 會非常小。
   • 載子在費米統計下分佈，費米能階接近導帶（對於 n-type）。
   • 最重要的，如此高的摻雜濃度確保了在金屬-半導體界面處的耗盡層足夠薄，使得隧穿成為主要的載子傳輸機制，從而實現了低電阻的歐姆接觸。如果摻雜濃度不夠高，耗盡層會較寬，隧穿效應不明顯，接觸電阻會很高，形成肖特基接觸，不利於 MOSFET 的源極和汲極的電連接。

(c) 通道長度縮短時，降低 MOSFET 輸出電阻的物理現象

核心觀念：輸出電阻 $r_o$ 是指在飽和區，漏極電流 $I_D$ 對漏極電壓 $V_D$ 的變化率的倒數。輸出電阻的降低意味著 $I_D$ 對 $V_D$ 的變化更敏感。

解題步驟：

1. 輸出電阻的定義：
   $r_o = \left(\frac{\partial I_D}{\partial V_D}\right)^{-1}$
   在長通道 MOSFET 中，飽和區的 $I_D$ 變化不大，因此 $r_o$ 較大。
   在短通道 MOSFET 中，由於短通道效應，$I_D$ 對 $V_D$ 的變化變得更敏感，因此 $r_o$ 減小。

2. 導致 $r_o$ 減小的物理現象：

   • 通道長度調變 (Channel Length Modulation, CLM)：這是最主要的現象。在飽和區，隨著 $V_D$ 的增加，汲極端的通道會發生縮短（pinch-off 點向源極移動），導致有效通道長度 $L_{eff}$ 減小。

此題考查 BJT 的設計考量，特別是發射區 (emitter) 摻雜為何要比集極區 (base) 更重。

核心觀念：BJT 的電流增益 $\beta$ 與發射區和集極區的摻雜濃度和載子擴散係數有關，重發射區摻雜有助於提高 $\beta$。

解題步驟：

1. BJT 的電流增益 $\beta$：
   BJT 的直流電流增益 $\beta$ 定義為集極電流 $I_C$ 與基極電流 $I_B$ 的比值：$\beta = \frac{I_C}{I_B}$。
   在不考慮短通道效應和複合等情況下，$\beta$ 可以近似表示為：
   $\beta = \frac{\alpha}{1-\alpha}$
   其中 $\alpha$ 是共射極共振回路的電流增益，$\alpha \approx \frac{I_C}{I_E}$。
   $\alpha$ 與發射區和集極區的載子傳輸效率有關。在 NPN BJT 中，主要考慮電子從發射區擴散到集極區。
   $\alpha \approx \frac{\text{電子從發射區擴散到集極的數量}}{\text{所有在發射區產生的電子數量}}$
   更精確地，$\alpha$ 與以下因素有關：

   • 發射區的摻雜濃度 ($N_E$) 和集極區的摻雜濃度 ($N_B$)：通常，發射區的摻雜濃度遠大於集極區 ($N_E \gg N_B$)。
   • 發射區的載子擴散長度 ($L_n$) 和集極區的載子擴散長度 ($L_p$)：通常 $L_n$ 和 $L_p$ 較大。
   • 集極區的寬度 ($W_B$)：集極區的寬度越小越好。

   從詳細的推導中，可以得到 $\alpha$ 大致與以下參數有關：
   $\alpha \approx \frac{1}{1 + \frac{W_B}{L_n} \frac{N_B}{N_E} (\frac{1}{\gamma_e} + \frac{W_B}{L_p} \frac{N_B}{N_E})}$
   其中 $\gamma_e$ 是發射區的注入效率。
   發射區的注入效率 $\gamma_e$ 是一個關鍵參數，它表示有多少電子從發射區注入到基極，而不是在發射區複合。
   $\gamma_e = \frac{\text{電子注入基極的電流}}{\text{電子注入基極的電流} + \text{發射區內電洞複合的電流}}$
   $\gamma_e$ 的一個近似公式為：
   $\gamma_e \approx \frac{D_n N_E L_n}{D_n N_E L_n + D_p N_B L_p}$
   其中 $D_n, D_p$ 是電子和電洞的擴散係數，$N_E, N_B$ 是發射區和基極的摻雜濃度，$L_n, L_p$ 是電子和電洞的擴散長度。