114 年 國立中山大學電機工程學系碩士班己組《經濟學》

核心觀念

CMOS 電路的主要功耗分為動態功耗與靜態功耗。動態功耗來自電路切換時的充放電與短路電流；靜態功耗則來自電路未切換時仍存在的漏電流。總功耗可寫成：

$$P_{\text{total}} = P_{\text{dynamic}} + P_{\text{static}}$$

解題方法與計算公式

1. 動態功耗

輸出節點切換時，負載電容 $C_L$ 充電或放電。每次輸出由低電位升至高電位，電源提供的能量為 $C_L V_{DD}^2$。若每秒發生 $\alpha f$ 次低至高的切換，則切換功耗為：

$$P_{\text{switch}} = \alpha C_L V_{DD}^{2} f$$

其中：

• $\alpha$：每個時脈週期中，輸出由低至高切換的平均次數；若以每週期低至高切換的機率表示，數值介於 $0$ 與 $1$ 之間。
• $C_L$：輸出端的等效負載電容，包含閘極電容、連線電容及其他寄生電容。
• $V_{DD}$：電源電壓。
• $f$：時脈頻率。

此式的 $\alpha$ 採用「低至高切換次數」定義。若題目把活動因子定義為每週期的總切換次數，則應寫成 $P_{\text{switch}} = \frac{1}{2}\alpha C_L V_{DD}^2 f$。

輸入訊號轉換期間，NMOS 與 PMOS 可能短暫同時導通，形成由電源到地的直通電流。此短路功耗為：

$$P_{\text{short}} = V_{DD} I_{\text{short,avg}}$$

也可依一個週期內的短路電流波形計算：

$$P_{\text{short}} = V_{DD} f \int_{0}^{T} I_{\text{short}}(t)\,dt$$

其中 $I_{\text{short,avg}}$ 為平均短路電流，$T=1/f$ 為時脈週期。若將短路功耗一併納入動態功耗：

$$P_{\text{dynamic}} = P_{\text{switch}} + P_{\text{short}}$$

動態功耗會隨活動因子、負載電容及頻率增加而增加；其中電源電壓以平方關係影響切換功耗。

2. 靜態功耗

(a) PMOS 與 NMOS 在 CMOS 邏輯閘中的角色與互補使用的原因

核心觀念

• CMOS (Complementary Metal‑Oxide‑Semiconductor)：由 PMOS 與 NMOS 兩種 MOSFET 互補組成的電路。
• PMOS：在 V_DD (正電源) 與輸出端相連，當 門極電位為低 時導通，將輸出拉高至 V_DD。
• NMOS：在 輸出端 與 GND (接地) 之間，當 門極電位為高 時導通，將輸出拉低至 GND。

為什麼使用互補對

1. 功耗最小化：在穩態 (輸出為 0 或 1) 時，只有 PMOS 或 NMOS 其中一組導通，另一組關閉，形成 靜態電流為零，大幅降低功耗。
2. 噪聲容忍度：互補結構提供較高的 邏輯閾值，對於輸入雜訊較不敏感。
3. 電壓範圍寬廣：PMOS 拉高、NMOS 拉低的對稱性，使得輸入/輸出電壓範圍接近 V_DD–0V，提升驅動能力。

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(b) 使用布林式 $Y = A\overline{B} + \overline{A}B$ 設計 XOR 的 CMOS 電路

核心觀念

• XOR 可寫成兩項 與非 (NAND) + 反相 的組合：$Y = (A\land \overline{B}) \lor (\overline{A}\land B)$。
• 在 CMOS 中，每一個與項 由 PMOS 串接 (P‑network) + NMOS 並接 (N‑network) 形成。
• 整體 以 P‑network 實現 $Y$ 的 正向 條件，N‑network 實現 $Y$ 的 反向 條件，兩者互補。

實作流程

1. 列出每一項的正/反網路

   • 項1: $A\overline{B}$
     • P‑network：$\overline{A}$ 與 $B$ 串接 (因為 PMOS 為導通於低電位)。
     • N‑network：$A$ 與 $\overline{B}$ 並接。
   • 項2: $\overline{A}B$
     • P‑network：$A$ 與 $\overline{B}$ 串接。
     • N‑network：$\overline{A}$ 與 $B$ 並接。

2. 合併兩項的 P‑network（使用並聯，因為 $Y$ 為 OR）

   • 串接的 PMOS 組合產生兩條支路，兩條支路 並聯 於 V_DD。
   • 形成圖示：
     • 支路 1：$P_{A\_bar}$–$P_{B}$
     • 支路 2：$P_{A}$–$P_{B\_bar}$

3. 合併兩項的 N‑network（使用串聯，因為 $Y$ 為 OR 的否定）

   • 每條支路的 NMOS 並接，再 串接 成一條整體路徑至 GND。
   • 形成圖示：
     • 支路 1：$N_{A}$‖$N_{B\_bar}$（並聯）
     • 支路 2：$N_{A\_bar}$‖$N_{B}$（並聯）
   • 最後這兩個並聯結果再 串接 至 GND，形成完整的 N‑network。

4. 加入必要的反相器

   • 為了得到 $\overline{A}$、$\overline{B}$，在輸入端各放置一個 CMOS 反相器。每個反相器僅含一對 PMOS/NMOS。

5. 電路圖（簡化文字描述）

(a) Propagation Delay in CMOS Logic Gates

• 核心觀念

  • Propagation delay（傳遞延遲）是指輸入訊號從改變到輸出開始對應改變所需的時間。對於 CMOS 之單位閘，常以 t_PHL（高 → 低）與 t_PLH（低 → 高）兩個數值表示。
  • 這是評估電路 速度 的唯一參數，直接決定最大可工作頻率 $f_{max}=1/t_{pd}$，影響時序收斂（timing closure）與功耗（因為快速切換會產生更多動態功耗）。

• 為什麼是關鍵參數

  1. 頻率限制：若系統時鐘週期小於最長的傳遞延遲，資料會在時鐘邊緣前未穩定，產生功能錯誤。
  2. 時序分析：在同步電路設計中，所有路徑的延遲必須符合設定的 Setup/Hold 時間，傳遞延遲是計算這些限制的基礎。
  3. 功耗與噪聲：較長的延遲往往伴隨較大的負載電容，會增加充放電能量，進而提升動態功耗。

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(b) 兩種 Propagation Delay 及差異

• Low‑to‑High (t_PLH)：輸入由 Low 變 High，輸出由 Low (0 V) 拉升至 High（接近 V_DD）的時間。

• High‑to‑Low (t_PHL)：輸入由 High 變 Low，輸出由 High 拉降至 Low 的時間。

• 差異之來源

  1. 上拉/下拉驅動強度不同：PMOS（上拉）相對於 NMOS（下拉）在相同尺寸下的載流能力較弱，導致 $t_{PLH}$ 常較 $t_{PHL}$ 長。
  2. 輸入門檻電壓不同：CMOS 的 $V_{TH}$（NMOS）與 $|V_{TP}|$（PMOS）不相等，使得輸入翻轉點偏移，影響充電與放電的起始電壓。
  3. 負載電容差異：若電路在拉高時需要充電至 $V_{DD}$，而拉低只需放電至 0 V，電容的等效大小或寄生電阻會導致時間不對稱。

• 為何常不相等
  由上述三點可知，CMOS 內的 P‑與 N‑network 具備不同的電阻‑電容 (RC) 時間常數，故 $t_{PLH} \neq t_{PHL}$。在設計時常以較大的那一個作為 worst‑case propagation delay，以保證所有路徑均能滿足時序需求。

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(c) Noise Margin 在 CMOS 電路中的意義

• 定義：Noise Margin（噪聲容限）是指電路能容忍的輸入雜訊電壓幅度，而不會導致輸出錯誤切換。
• 重要性：
  1. 可靠度：實際電路會受到供電波動、耦合雜訊、溫度變化等不穩定因素，足夠的 Noise Margin 能確保邏輯 0/1 不被誤判。
  2. 系統整合：在多層級、不同製程或不同電壓域之間傳遞訊號時，必須保證每層的噪聲容限足以覆蓋前級輸出可能的偏移。
  3. 設計指標：Noise Margin 越大，設計者對於佈線與佈局的限制越寬鬆，降低設計失誤率。

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(d) Noise Margin High (NMH) 與 Noise Margin Low (NML) 的定義與計算

• 參數說明

  符號	意義
  $V_{OH}$	輸出高電平最小值（Output High）

核心觀念

本題考查 CMOS 反相器的電壓轉移特性（VTC），以及 NMOS、PMOS 在不同輸入電壓下的截止區、線性區與飽和區。

令輸入為 $V_{in}$、輸出為 $V_{out}$、電源為 $V_{DD}$。採用長通道平方律模型，並假設兩管匹配：

$$V_{tn}=|V_{tp}|=V_T,\qquad \beta_n=\beta_p=\beta$$

其中 $\beta=\mu C_{ox}(W/L)$。以下假設 $V_{DD}>2V_T$，使輸入從低到高時會經過兩管同時導通的區域。

判斷工作區的依據為：

• NMOS：$V_{GS}=V_{in}$、$V_{DS}=V_{out}$。導通條件為 $V_{in}>V_T$；飽和條件為 $V_{out}\ge V_{in}-V_T$。
• PMOS：$V_{SG}=V_{DD}-V_{in}$、$V_{SD}=V_{DD}-V_{out}$。導通條件為 $V_{in}<V_{DD}-V_T$；飽和條件為 $V_{DD}-V_{out}\ge V_{DD}-V_{in}-V_T$，等價於 $V_{out}\le V_{in}+V_T$。

解題方法

先按 $V_{in}$ 由低至高，判斷兩管是否導通，再用飽和與線性區的邊界條件分段。每一段中，若兩管都導通，穩態時上下管電流大小相等：

$$I_{Dn}=I_{Dp}=I_D$$

這個電流平衡式可用來求 VTC，也可用來判斷電源電流的變化。

(a) 基本 CMOS 反相器

PMOS 接在上方，源極接 $V_{DD}$；NMOS 接在下方，源極接地。兩管閘極相連作為輸入，汲極相連作為輸出。

             VDD
              |
          S ┌─────┐
Vin ────────┤ PMOS├
          D └──┬──┘
               ├──── Vout
          D ┌──┴──┐
Vin ────────┤ NMOS├
          S └─────┘
              |
             GND

(b) VTC 分段

輸入由低至高時，理想模型下依序經過以下五段：

分段	NMOS 工作區	PMOS 工作區	VTC 特徵
I	截止	線性區	$V_{out}\approx V_{DD}$
II	飽和區	線性區	輸出由高向下轉換
III	飽和區	飽和區	理想匹配模型下為垂直轉換段
IV	線性區	飽和區	輸出繼續下降
V	線性區	截止	$V_{out}\approx 0$

Vout
 VDD ────────────╲
                  ╲  I、II
                   ╲
                    │ III
                    │
                     ╲  IV、V
  0 ──────────────────╲──────── Vin
      0   VT       VDD/2     VDD−VT   VDD

在兩管都導通的分段，NMOS 飽和電流為

$$I_{Dn}=\frac{\beta}{2}(V_{in}-V_T)^2$$

PMOS 飽和電流為

$$I_{Dp}=\frac{\beta}{2}(V_{DD}-V_{in}-V_T)^2$$

兩管皆飽和時，令上下管電流相等：

$$(V_{in}-V_T)^2=(V_{DD}-V_{in}-V_T)^2$$

因此切換輸入電壓為

$$V_{in}=\frac{V_{DD}}{2}$$

核心觀念

本題考查兩級動態 CMOS（dynamic CMOS）與 domino logic 的：

• 預充電（precharge）與評估（evaluation）
• NMOS pull-down network 的邏輯判定
• 動態節點電容的充、放電時間
• MOSFET 等效導通電阻
• 電荷分享（charge sharing）與漏電造成的可靠度問題

圖中第一級動態節點為 $M$，第二級動態節點為 $N$；$C_{L1}$ 與 $C_{L2}$ 分別是兩節點的寄生電容。兩個反相器將動態節點的邏輯狀態轉換為穩定的靜態輸出。

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(a) 輸出 $Y$ 的邏輯功能

第一级：節點 $M$

當 $\phi_1=0$ 時：

• $M_{P1}$ 導通，將節點 $M$ 預充電至 $V_{DD}$。
• $M_{N3}$ 截止，節點 $M$ 不會經由 NMOS 網路放電。

因此：

$$M=1$$

當 $\phi_1=1$ 時：

• $M_{P1}$ 截止。
• $M_{N3}$ 導通。
• 只有當 $A=1$ 且 $B=1$ 時，$M_{N1}$、$M_{N2}$ 同時導通，節點 $M$ 才會放電至 $0$。

所以節點 $M$ 在評估階段的狀態為：

$$M=\overline{AB}$$

經過第一級反相器後，控制 $M_{N4}$ 的訊號為：

$$X=\overline{M}=AB$$

第二級：節點 $N$

第二級的放電路徑為：

• $M_{N4}$ 與第一級輸出 $X$ 有關；
• $M_{N5}$、$M_{N6}$ 由 $A$、$B$ 控制，形成並聯結構；
• $M_{N7}$ 為由 $\phi_2$ 控制的底部開關。

因此，第二級放電條件為：

$$X(A+B)=1$$

代入 $X=AB$：

$$X(A+B)=AB(A+B)=AB$$

所以：

$$N=\overline{AB}$$

最後經過第二級反相器：

$$\boxed{Y=AB}$$

因此，此電路實現二輸入 AND gate。

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(b) 電路名稱

此電路屬於：

$$\boxed{\text{兩相動態 CMOS／多級 domino logic}}$$

它利用時脈 $\phi_1$、$\phi_2$ 分別控制兩級動態邏輯閘的預充電與評估。

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(c) $\phi_1$ 與 $\phi_2$ 的操作

1. $\phi_1=0$：第一級預充電

• $M_{P1}$ 導通，將 $M$ 充至 $V_{DD}$。
• $M_{N3}$ 截止，避免 $M$ 放電。
• 因此 $M=1$，第一級反相器輸出為 $X=0$。

此時第一級尚未進行邏輯評估。

2. $\phi_1=1$：第一級評估

• $M_{P1}$ 截止。
• $M_{N3}$ 導通。
• 若 $A=B=1$，則 $M_{N1}$、$M_{N2}$ 同時導通，$M$ 放電至 $0$，因此 $X=1$。
• 若 $A$ 或 $B$ 至少一個為 $0$，放電路徑不完整，$M$ 維持高電位，故 $X=0$。

因此：

$$X=AB$$

3. $\phi_2=0$：第二級預充電

• $M_{P2}$ 導通，將 $N$ 充至 $V_{DD}$。
• $M_{N7}$ 截止，避免 $N$ 放電。
• 因此 $N=1$，輸出反相器得到：

$$Y=0$$

4. $\phi_2=1$：第二級評估

• $M_{P2}$ 截止。
• $M_{N7}$ 導通。
• 當 $X=1$ 且 $A+B=1$ 時，第二級 NMOS 網路形成放電路徑，使 $N$ 降至 $0$。
• 此時第二級反相器輸出為 $Y=1$。

實際操作時，通常先讓第一級完成 $\phi_1$ 評估，再讓第二級進行 $\phi_2$ 評估，以避免級間競爭與錯誤評估。

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(d) 節點 $N$ 的上升時間 $t_r$

節點 $N$ 上升時，是由 PMOS $M_{P2}$ 對 $C_{L2}$ 充電。

1. PMOS 參數

由題目：

$$\mu_p C_{ox}=\frac{300}{3}=100\ \mu\text{A}/\text{V}^2$$ $$\frac{W}{L}=\frac{0.54}{0.18}=3$$

因此：

$$\beta_p=\mu_p C_{ox}\frac WL =100\times 3 =300\ \mu\text{A}/\text{V}^2$$

PMOS 的有效過驅電壓為：

$$V_{DD}-|V_{tp}|=1.8-0.5=1.3\text{ V}$$

採用等效電阻近似：

$$R_p\approx \frac{1}{\beta_p(V_{DD}-|V_{tp}|)}$$

代入：

$$R_p= \frac{1}{300\times 10^{-6}\times 1.3} \approx 2.56\text{ k}\Omega$$

2. 上升時間

以 $10\%\sim90\%$ 上升時間估算：

$$t_r\approx 2.2R_pC_{L2}$$

其中：