109 年 國立成功大學工程科學系碩士班乙組《計算機概論》

此題主要在考驗考生對於 Uniform Resource Locator (URL) 各組成部分的理解與解釋能力。URL 是用來定位網際網路上資源的字串，其結構包含多個部分，每個部分都有其特定的意義。

解析：
URL 的標準格式為：protocol://hostname:port/path?query_string#fragment。
根據題目提供的 URL https://eagle.es.ncku.edu.tw:8080/eaglesource/computer_science.pttx，我們可以將其拆解如下：

1. https:

   • 這是 URL 的 Protocol (協定) 部分。
   • 解釋: 指示瀏覽器或客戶端程式如何與伺服器進行通訊。https 代表 Hypertext Transfer Protocol Secure，是一種安全版本的 HTTP 協定，使用 TLS/SSL 加密來保護資料傳輸。

2. eagle.es.ncku.edu.tw:

   • 這是 URL 的 Hostname (主機名稱) 或 Domain Name (網域名稱) 部分。
   • 解釋: 指示網際網路上的伺服器名稱。它通常由一系列由點分隔的標籤組成，代表了網域的層級結構（例如 tw 是頂級網域，edu 是次級網域，ncku 是國家級網域，es 是子網域，eagle 是主機名稱）。

3. tw:

   • 這是 Hostname 中的一部分，屬於 Top-Level Domain (TLD)。
   • 解釋: 頂級網域，代表一個國家或地區的代碼，例如 .tw 代表台灣。

4. 8080:

   • 這是 URL 的 Port (埠號) 部分。
   • 解釋: 指示伺服器上用於接收請求的特定通訊端點。如果省略埠號，則會使用協定的預設埠號（例如 HTTP 是 80，HTTPS 是 443）。這裡 8080 是一個非預設的埠號，通常用於開發或測試環境。

此題主要在考驗考生對於作業系統中常見的 I/O (輸入/輸出) 溝通模式：輪詢 (Polling) 與岔斷處理 (Interrupt Handling) 的理解。

核心觀念: 輪詢和岔斷是 CPU 與 I/O 設備之間協調資料傳輸的兩種基本機制，它們在 CPU 的參與程度、效率和適用場景上有顯著差異。

a. 兩種模式之運作方式說明

• 輪詢 (Polling)

  • 運作方式: 在輪詢模式下，CPU 持續不斷地檢查 I/O 設備的狀態，以判斷設備是否準備好進行資料傳輸（例如，是否已準備好接收指令、是否已完成資料讀取等）。CPU 會週期性地讀取設備的狀態暫存器 (Status Register)。如果設備狀態顯示準備就緒，CPU 就會進行資料傳輸；否則，CPU 會繼續等待並重複檢查。
  • CPU 參與程度: CPU 的大部分時間都花費在主動輪詢設備狀態上，即使設備並未準備好，CPU 也無法執行其他任務。這是一種 CPU 主導的、較為耗費 CPU 資源的模式。

• 岔斷處理 (Interrupt Handling)

  • 運作方式: 在岔斷處理模式下，I/O 設備在準備好進行資料傳輸（例如，資料已準備好讀取，或已接收完畢）時，會主動向 CPU 發出一個「岔斷請求」(Interrupt Request, IRQ)。CPU 在執行當前指令的間隙，會檢查是否有新的岔斷請求。若有，CPU 會暫停當前正在執行的任務，轉而執行一個預先定義好的「岔斷服務程序」(Interrupt Service Routine, ISR)。ISR 的主要工作是處理該 I/O 事件（例如，讀取或寫入資料），完成後，CPU 會恢復之前被暫停的任務。
  • CPU 參與程度: CPU 在 I/O 操作的大部分時間裡可以執行其他任務，只有在 I/O 設備真正需要 CPU 服務時，CPU 才需要介入。

核心觀念

本題考查兩種基本記憶元件：

1. 兩個 NOR 閘交叉回授形成的 S-R 正反器（SR latch）。
2. 由一個電晶體與一個電容器構成的動態記憶元件（DRAM cell）。

NOR 閘的特性為：只要任一輸入為 $1$，輸出即為 $0$；只有所有輸入皆為 $0$ 時，輸出才為 $1$。

圖中上方輸出為 $\overline{Q}$，下方輸出為 $Q$，其邏輯關係為

兩個輸出透過回授彼此維持狀態，因此能儲存一個位元。

解題方法與正反器功能真值表

判斷方式是先觀察 $S$ 或 $R$ 是否將其中一個 NOR 閘的輸出強制為 $0$，再利用回授推導另一個輸出。

其中 $S=R=0$ 時，輸出取決於原先儲存的狀態：

• 若原本 $Q=1$、$\overline{Q}=0$，回授後仍維持此狀態。
• 若原本 $Q=0$、$\overline{Q}=1$，回授後仍維持此狀態。

因此，$S=R=0$ 並不會產生新的資料，而是保存原有資料。

正反器工作原理

1. $S=1,\ R=0$：設定狀態

   上方 NOR 閘有一個輸入為 $S=1$，因此其輸出被強制為

   $$\overline{Q}=0$$

   此時下方 NOR 閘的兩個輸入為 $R=0$ 與 $\overline{Q}=0$，所以輸出為

   $$Q=1$$

   當 $S$ 恢復為 $0$ 後，$Q=1$ 的回授仍使 $\overline{Q}=0$，因此正反器維持 $Q=1$。

2. $S=0,\ R=1$：重設狀態

   下方 NOR 閘有一個輸入為 $R=1$，因此其輸出被強制為

   $$Q=0$$

   此時上方 NOR 閘的兩個輸入為 $S=0$ 與 $Q=0$，所以輸出為

   $$\overline{Q}=1$$

   當 $R$ 恢復為 $0$ 後，$\overline{Q}=1$ 的回授仍使 $Q=0$，因此正反器維持重設狀態。

3. $S=0,\ R=0$：保持狀態

   兩個 NOR 閘的外部輸入皆為 $0$，輸出完全由原本的回授狀態決定。只要原本是合法狀態 $(Q,\overline{Q})=(1,0)$ 或 $(0,1)$，就能持續保存資料。

4. $S=1,\ R=1$：禁止狀態

   上、下兩個 NOR 閘皆至少有一個輸入為 $1$，所以

   $$Q=0,\qquad \overline{Q}=0$$

此題主要考驗考生對傳統馮紐曼 (Von Neumann) 電腦架構的理解，包括其核心組成單元、匯流排的作用，以及 CPU 如何透過這些匯流排與記憶體和 I/O 設備進行資料交換和指令執行。

核心觀念: 馮紐曼架構的關鍵在於將指令和資料儲存在同一記憶體中，並透過共享的匯流排進行傳輸。CPU 透過控制單元協調整個電腦的運作，包括指令的提取、解碼和執行，以及資料的讀寫。

a. 完整馮紐曼電腦架構圖

🖼️【此處有附圖，請對照原卷】

一個典型的馮紐曼架構圖應包含以下主要部分，並標示出匯流排：

• 中央處理器 (CPU):
  • 控制單元 (Control Unit, CU): 協調所有指令的執行，產生控制信號。
  • 算術邏輯單元 (Arithmetic Logic Unit, ALU): 執行算術運算 (加、減、乘、除) 和邏輯運算 (AND, OR, NOT)。
  • 暫存器 (Registers): CPU 內部的高速儲存單元，如程式計數器 (PC)、指令暫存器 (IR)、記憶體位址暫存器 (MAR)、記憶體資料暫存器 (MBR) 或暫存資料緩衝器 (MDR)、通用暫存器等。
• 記憶體 (Memory): 儲存指令和資料。
• 輸入/輸出設備 (I/O Devices): 如鍵盤、顯示器、硬碟等。
• 匯流排系統 (Bus System): 連接 CPU、記憶體和 I/O 設備的通道。
  • 位址匯流排 (Address Bus, AB): 單向，由 CPU 指向記憶體或 I/O 設備，用來指定要存取的記憶體位置或 I/O 埠。其寬度決定了 CPU 可定址的記憶體空間大小。
  • 資料匯流排 (Data Bus, DB): 雙向，用於傳輸指令、資料或結果。CPU 與記憶體/I/O 設備之間的資料交換都透過此匯流排。
  • 控制匯流排 (Control Bus, CB): 雙向，傳輸控制信號和狀態信號，用於協調 CPU、記憶體和 I/O 設備之間的活動，例如讀取/寫入信號 (RD/WR)、時脈信號、中斷請求信號等。

架構圖繪製說明:
CPU 內部包含 CU, ALU, Registers。
CPU, Memory, I/O Devices 之間由三種匯流排連接：

1. Address Bus: 從 CPU 指向 Memory 和 I/O Devices (單向)。
2. Data Bus: 在 CPU, Memory, I/O Devices 之間雙向傳輸。
3. Control Bus: 在 CPU, Memory, I/O Devices 之間雙向傳輸控制和狀態信號。

b. CPU 使用三種匯流排讀取指令碼或寫入資料的詳細作動流程

這裡我們分別說明讀取和寫入的操作流程。

• 讀取記憶體的操作流程 (例如，讀取指令碼):

  1. CPU 產生位址: CPU 的控制單元 (CU) 會將要讀取的記憶體位址放入記憶體位址暫存器 (MAR)。
  2. 位址傳輸: CU 將 MAR 中的位址傳送到位址匯流排 (Address Bus)。此時，位址匯流排上就包含了目標記憶體單元的唯一識別碼。
  3. 發出讀取指令: CU 在控制匯流排上發出一個「記憶體讀取」(Memory Read) 的控制信號。這通常是一個讀取有效 (RD=1) 的信號，同時確保寫入信號 (WR) 為無效。
  4. 記憶體回應: 記憶體控制器接收到位址匯流排上的位址和控制匯流排上的讀取信號後，會找到對應的記憶體位置。
  5. 讀取資料: 記憶體從該位址讀取指令碼 (或資料)。
  6. 資料傳輸: 記憶體將讀取的指令碼透過資料匯流排 (Data Bus) 傳送回 CPU。
  7. CPU 接收資料: CPU 的記憶體資料暫存器 (MBR/MDR) 接收資料匯流排上的指令碼。
  8. 處理指令: CU 將 MBR/MDR 中的指令碼複製到指令暫存器 (IR) 中，然後進行解碼和執行。

• 寫入記憶體的操作流程 (例如，寫入資料):

  1. CPU 產生位址: CPU 的 CU 將要寫入的記憶體位址放入 MAR。
  2. 位址傳輸: CU 將 MAR 中的位址傳送到位址匯流排。
  3. CPU 準備資料: CPU 將要寫入的資料放入 MBR/MDR。
  4. 資料傳輸: CU 將 MBR/MDR 中的資料透過資料匯流排傳送出去。
  5. 發出寫入指令: CU 在控制匯流排上發出一個「記憶體寫入」(Memory Write) 的控制信號。這通常是一個寫入有效 (WR=1) 的信號，同時確保讀取信號 (RD) 為無效。