108 年 國立臺灣大學電信工程學研究所甲組《電子學（D）》

核心觀念

本題考查兩級 CMOS 運算放大器的小訊號參數：

1. 第一級為差動輸入級，輸出節點等效電阻為
   $R_X=r_{o2}\parallel r_{o4}$

2. 第二級電壓增益約為
   $A_{v2}\approx g_{m6}(r_{o6}\parallel r_{o7})$

3. Miller 補償電容 $C_c$ 跨接第一級輸出與第二級輸出，使第一級輸出節點產生主極點。

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解題方法

令第一級輸出節點為 $X$，則第一級增益為

$$A_{v1}\approx g_{m1}(r_{o2}\parallel r_{o4})$$

第二級增益為

$$A_{v2}\approx g_{m6}(r_{o6}\parallel r_{o7})$$

因此總直流增益為

$$A_0\approx A_{v1}A_{v2}$$

Miller 電容在節點 $X$ 的等效電容約為

$$C_{X,\text{eq}}\approx C_c(1+|A_{v2}|) \approx C_c A_{v2}$$

因此第一級輸出節點形成主極點。單位增益頻率則主要由跨級補償電容決定。

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選項分析

(A) 正確

總直流電壓增益為兩級增益相乘：

$$A_0\approx g_{m1}(r_{o2}\parallel r_{o4}) g_{m6}(r_{o6}\parallel r_{o7})$$

因此 (A) 正確。

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(B) 正確

第一級輸出節點的等效電阻為

$$R_X=r_{o2}\parallel r_{o4}$$

由 Miller 效應，該節點所看到的等效電容約為

$$C_{X,\text{eq}}\approx C_c g_{m6}(r_{o6}\parallel r_{o7})$$

所以主極點角頻率為

$$\omega_{p1}\approx \frac{1}{R_X C_{X,\text{eq}}}$$

代入可得

核心觀念

圖中為理想反相運算放大器，輸入端與回授端皆為電阻、電容並聯。因此使用反相放大器公式：

$$\frac{V_o}{V_i}=-\frac{Z_f}{Z_i}$$

其中

$$Z_i=R_1\parallel \frac{1}{sC_1} =\frac{R_1}{1+sR_1C_1}$$ $$Z_f=R_2\parallel \frac{1}{sC_2} =\frac{R_2}{1+sR_2C_2}$$

所以轉移函數為

$$H(s)=\frac{V_o}{V_i} =-\frac{R_2}{R_1} \frac{1+sR_1C_1}{1+sR_2C_2}$$

由此可知：

• 零點角頻率： $$\omega_z=\frac{1}{R_1C_1}$$
• 極點角頻率： $$\omega_p=\frac{1}{R_2C_2}$$

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選項分析

(A) DC gain is $-R_2/R_1$.

在直流時，電容開路，因此

$$Z_i=R_1,\qquad Z_f=R_2$$

故

$$H(0)=-\frac{R_2}{R_1}$$

此選項正確。

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(B) The zero frequency is at $1/(2\pi R_2C_2)$.

由轉移函數可知，$R_2C_2$ 出現在分母：

$$1+sR_2C_2$$

因此它所決定的是極點，而不是零點。其頻率為

$$f_p=\frac{1}{2\pi R_2C_2}$$

零點則由分子決定：

$$f_z=\frac{1}{2\pi R_1C_1}$$

故此選項錯誤。

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(C) HF gain is $-C_2/C_1$.

核心觀念

本題考查以兩個理想運算放大器構成的廣義阻抗轉換器（Generalized Impedance Converter, GIC）。由圖中電路的虛短路與虛斷路條件，輸入端等效阻抗為

$$Z_{\mathrm{in}} =\frac{Z_1Z_3Z_5}{Z_2Z_4}.$$

若輸入阻抗呈現電感特性，必須滿足

$$Z_{\mathrm{in}}=sL$$

或在 $s=j\omega$ 時

$$Z_{\mathrm{in}}=j\omega L,$$

其虛部隨頻率 $\omega$ 正比例增加。

解題方法

由

$$Z_{\mathrm{in}} =\frac{Z_1Z_3Z_5}{Z_2Z_4}$$

可知：

• $Z_1、Z_3、Z_5$ 位於分子；
• $Z_2、Z_4$ 位於分母。

電容阻抗為

$$Z_C=\frac{1}{sC}.$$

因此：

• 電容位於分子時，$Z_{\mathrm{in}}\propto \dfrac{1}{s}$，呈現電容特性；
• 電容位於分母時，$Z_{\mathrm{in}}\propto s$，呈現電感特性。

若 $Z_2$ 為電容，其餘為電阻：

核心觀念

本題考查三階主動濾波器所形成的二階 KHN biquad，以及 feedforward 路徑對二階轉移函數分子、分母的影響。

二階濾波器一般可寫成

$$H(s)=\frac{V_o(s)}{V_i(s)} =\frac{a_2s^2+a_1s+a_0} {s^2+b_1s+b_0}.$$

其中：

• 分母決定極點位置與共振特性；
• $a_2s^2$ 對應高通成分；
• $a_1s$ 對應帶通成分；
• $a_0$ 對應低通成分。

KHN 結構利用加法器與兩級積分器產生二階極點，再透過 feedforward 路徑調整分子，因此可以組合出不同的二階濾波器。

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解題方法

由圖可知，$C_1$、$R_2$、$R_3$ 分別提供不同的 feedforward／回授支路。對各運算放大器的虛短、虛斷條件列節點方程式，消去中間節點電壓後，轉移函數可整理成

$$H(s)= -\frac{N_2(C_1,R_2,R_3)s^2+ N_1(C_1,R_2,R_3)s+ N_0(C_1,R_2,R_3)} {D_2(C_1,R_2,R_3)s^2+ D_1(C_1,R_2,R_3)s+ D_0(C_1,R_2,R_3)}.$$

題目給定

$$C_1=0,\qquad R_2=\infty,\qquad R_3=\infty$$

時，$s^2$ 與常數項的 feedforward 成分消失，只剩下 $s$ 項，因此

$$H(s)\propto -\frac{s}{s^2+b_1s+b_0},$$

這正是負號帶通濾波器的形式。

當恢復這三個元件的作用時：

• $C_1$ 可產生 $s^2$ 分子項；
• 有限的 $R_2$ 可產生 $s^1$ 分子項；
• 有限的 $R_3$ 可產生常數分子項。

因此分子可形成一般的

$$a_2s^2+a_1s+a_0$$

形式。同時，這些元件也會改變回授網路的等效阻抗，故會影響分母係數與極點位置。

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選項分析

(A) 正確。

核心觀念

本題考查開關電容積分器（switched-capacitor integrator）的兩相操作、等效電阻與電荷轉移原理。

開關電容 $C_1$ 以時脈週期 $T_{ex}$ 取代電阻，其等效電阻為

$$R_{\text{eq}}=\frac{T_{ex}}{C_1}.$$

因此，若回授電容為 $C_2$，等效積分器的時間常數為

$$\tau=R_{\text{eq}}C_2 =\frac{T_{ex}C_2}{C_1}.$$

判斷正、負號則須觀察兩個時脈相位中，$C_1$ 如何取樣輸入電壓，以及所儲存的電荷如何轉移至運算放大器的反相端。

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解題方法

由圖可知，輸入端左側的兩個開關分別由 $\phi_1$、$\phi_2$ 控制：

• $\phi_1$：$C_1$ 的左端接至輸入 $v_i$。
• $\phi_2$：$C_1$ 的左端接地。

若要形成完整的開關電容積分動作，必須分成兩個階段：

1. 取樣階段：$C_1$ 儲存與 $v_i$ 成正比的電荷。
2. 轉移階段：$C_1$ 將電荷送至運算放大器的虛擬接地端，使回授電容 $C_2$ 的電壓改變。

當 $S_4$ 由 $\phi_1$ 控制、$S_3$ 由 $\phi_2$ 控制時：

• 在 $\phi_1$：$C_1$ 取樣輸入 $v_i$。
• 在 $\phi_2$：$C_1$ 的電荷轉移至運算放大器反相端。

此時每一週期轉移的電荷量約為

$$\Delta Q=C_1v_i.$$

回授電容 $C_2$ 的輸出電壓變化量為

$$\Delta v_o=\frac{\Delta Q}{C_2} =\frac{C_1}{C_2}v_i.$$

因輸出變化與輸入同號，所以此接法為非反相開關電容積分器。

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選項分析

(A) 正確。

開關電容 $C_1$ 的等效電阻為

核心觀念

本題考查 LC 回授振盪器的起振條件、振盪頻率及振幅限制。

圖中運算放大器為非反相放大器，負端由 $r_1、r_2$ 負回授設定增益：

$$A_v=1+\frac{r_2}{r_1}$$

輸出端經電阻 $R$ 接至並聯 $LC$ 網路，再回授至運算放大器的正端。並聯 $LC$ 的諧振角頻率為

$$\omega_0=\frac{1}{\sqrt{LC}}$$

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解題方法

並聯 $LC$ 在諧振時的等效阻抗理想上趨近無限大，因此電阻 $R$ 上幾乎沒有壓降，正回授端電壓近似等於輸出電壓：

$$v_+\approx v_o$$

此時回授因子約為 $1$，所以迴路增益約為

$$T=A_v\cdot 1=1+\frac{r_2}{r_1}$$

要能由雜訊或微小擾動自行起振，必須滿足

$$|T|>1$$

因此需有

$$r_2>0$$

振盪頻率則由並聯 $LC$ 的諧振條件決定：

$$\omega_0=\frac{1}{\sqrt{LC}}$$

當輸出振幅持續增大至運算放大器的輸出擺幅極限時，運算放大器進入飽和，迴路增益不再維持線性放大，因而限制振幅。此為本電路的自我限制機制。

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選項分析

(A) 錯誤

核心觀念

MOSFET 的導通電阻近似與通道寬度成反比。以基本反相器的 NMOS 尺寸 $n$、PMOS 尺寸 $p$ 為基準，令它們的導通電阻分別為 $R_n$、$R_p$，則尺寸為 $kn$ 或 $kp$ 的電晶體，導通電阻約為 $R_n/k$ 或 $R_p/k$。

要使複合邏輯閘的延遲匹配基本反相器，需讓每一條可能導通的最差充電或放電路徑，其串聯等效電阻不大於基準電阻。

解題方法

由圖 7 讀出網路結構：

• NMOS 下拉網路： $Q_{NA}$ 單獨形成一條放電路徑；另一條路徑是 $Q_{NB}$ 串聯 $Q_{NC}$ 或 $Q_{ND}$。
• PMOS 上拉網路： $Q_{PA}$ 位於共同路徑上；上方有 $Q_{PB}$ 單獨一支，並聯 $Q_{PC}$ 與 $Q_{PD}$ 串聯的一支。

各串聯路徑的電阻相加，並與基本反相器的電阻比較。

選項分析

(A) 錯誤。 尺寸設定為 $Q_{NA}=n$、$Q_{NB}=2n$、$Q_{NC}=n$、$Q_{ND}=n$。$Q_{NB}$ 串聯 $Q_{NC}$ 或 $Q_{ND}$ 時，等效電阻為

$$\frac{R_n}{2}+R_n=\frac{3}{2}R_n$$

大於基本反相器的 $R_n$，放電延遲會增加。

核心觀念

本題考查 NMOS 負載型反相器，以及增強型與空乏型 NMOS 的差異。

• 增強型 NMOS：$V_T>0$，必須滿足 $V_{GS}>V_T$ 才導通。
• 空乏型 NMOS：$V_T<0$，即使 $V_{GS}=0$ 仍可導通。
• NMOS 傳遞高電位時，最高通常只能到 $V_{DD}-V_T$，不能完整傳遞 $V_{DD}$。

圖 8(a) 中，$Q_2$ 為閘極與汲極接至 $V_{DD}$ 的增強型 NMOS 負載；圖 8(b) 中，$Q_2$ 的閘源電壓為 $0$，但其為空乏型 NMOS。

解題方法

先分別判斷兩個電路的負載晶體管類型，再分析輸入電壓為低或高時的輸出狀態。

Fig. 8(a)

當 $v_{in}=0$ 時，$Q_1$ 截止，$Q_2$ 對輸出節點充電。由於 $Q_2$ 是增強型 NMOS，輸出電壓上升至使其剛好截止的條件：

$$V_{GS2}=V_T$$

因為 $Q_2$ 的閘極接在 $V_{DD}$，所以

$$V_{DD}-v_o=V_T$$

因此

$$v_o=V_{DD}-V_T$$

輸出無法達到完整的 $V_{DD}$。

當 $v_{in}=V_{DD}$ 時，$Q_1$ 導通，形成由 $Q_2$ 上拉、$Q_1$ 下拉的直流通路。輸出低電位由兩個晶體管的電流平衡決定，因此會受到兩者尺寸比 $W/L$ 的影響。

Fig. 8(b)

$Q_2$ 的閘極與源極相連，因此

$$V_{GS2}=0$$

但 $Q_2$ 是空乏型 NMOS，具有

$$V_{T2}<0$$

故

$$V_{GS2}=0>V_{T2}$$

$Q_2$ 仍然導通，屬於常開型負載。

當 $v_{in}=0$ 時，$Q_1$ 截止，$Q_2$ 將輸出拉至高電位；當 $v_{in}=V_{DD}$ 時，$Q_1$ 導通，將輸出拉低。

核心觀念

圖中 NMOS 的閘極固定接 $V_{DD}$，因此作為傳輸開關：

• 傳送邏輯 $0$：NMOS 可以將輸出拉到 $0$，屬於「強 $0$」。
• 傳送邏輯 $1$：當輸出電壓升高至 $V_{DD}-V_{TN}$ 時，$V_{GS}=V_{TN}$，NMOS 截止，因此輸出最高約為

$$v_O \approx V_{DD}-V_{TN}$$

此外，NMOS 的基體通常接地。當輸出端電壓升高時，源極電壓也升高，使

$$V_{SB}>0$$

因而產生 body effect，使臨界電壓 $V_{TN}$ 增加，輸出的高電位更加低於 $V_{DD}$。

解題方法

分別考察輸入為邏輯 $1$ 與邏輯 $0$ 時，NMOS 傳輸訊號的能力：

• NMOS 傳輸低電位能力佳，可傳送完整的 $0$。
• NMOS 傳輸高電位能力受限，只能傳送到約 $V_{DD}-V_{TN}$。
• 高電位傳輸時輸出端上升，造成源極與基體間電壓差，產生 body effect。

選項分析

(A) 錯誤。

當 $v_I=V_{DD}$ 時，輸出端上升至使

$$V_{GS}=V_{DD}-v_O=V_{TN}$$

NMOS 即截止，因此

核心觀念

圖 10 是典型的動態邏輯（dynamic logic）電路：

• 上方 PMOS 為預充電電晶體。
• 下方時脈控制 NMOS 為評估電晶體。
• 中間的 $C_L$ 儲存輸出節點電荷。
• 輸入 $A、B、C$ 控制下方的 NMOS pull-down network（PDN）。

動態邏輯分成兩個階段：

1. 預充電階段：輸出節點被充至 $V_{DD}$。
2. 評估階段：若 PDN 導通，輸出節點經由 NMOS 放電至 $0$；若 PDN 不導通，輸出維持原先的高電位。

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解題方法

依序判斷：

1. 輸出節點在預充電與評估時的最高、最低電壓。
2. 輸入邏輯準位與電晶體尺寸的關係。
3. 動態邏輯串接時是否會發生錯誤放電。
4. 判斷此電路是否具備靜態邏輯的持續供電特性。

動態邏輯的輸出高、低準位在理想情況下為

$$V_{OH}=V_{DD},\qquad V_{OL}=0$$

但輸出高電位是由電容暫時儲存，並非由一個永遠導通的 pull-up network 維持。

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選項分析

(A) $V_{OH}=V_{DD}$ and $V_{OL}=0$

正確。

預充電階段，PMOS 將負載電容充至 $V_{DD}$，因此

$$V_{OH}=V_{DD}$$

評估階段若 PDN 導通，電容經由 NMOS 放電至接近 $0$，因此

$$V_{OL}=0$$

在理想電晶體模型下，此敘述成立。

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(B) The values of $V_{IH}$ and $V_{IL}$ depend on transistor sizings.

正確。

動態邏輯沒有傳統 CMOS 反相器完整的靜態電壓轉移特性。輸入能否使 PDN 充分導通，會受到下列因素影響：

• NMOS 的寬長比；
• PDN 中串聯、並聯電晶體的尺寸；
• 負載電容 $C_L$；
• 漏電流與電荷分享效應；
• 評估時間與時脈速度。

核心觀念

6T-SRAM 由兩個交叉耦合反相器與兩個存取 NMOS 組成。當儲存狀態為

$$Q=0,\qquad \overline{Q}=1$$

且讀取前兩條 bit line 都預充至 $V_{DD}$ 時，啟動 Word line 後，利用儲存節點控制存取電晶體，使其中一條 bit line 放電，再由兩條 bit line 的電壓差判讀資料。

本題中，$\overline{Q}=1$ 使連接至 $Q$ 節點的 $Q_6$ 導通，因此 $Q$ 節點會經由 $Q_6$ 使對應 bit line 放電；儲存資料本身不應因正常讀取而被破壞。

解題方法

先判斷儲存節點電壓：

• $Q=0$，因此 $\overline{Q}=1$。
• Word line 啟動後，兩個存取電晶體的閘極皆受到控制。
• $Q_6$ 的控制端接至高電位節點 $\overline{Q}$，因此 $Q_6$ 導通。
• $Q_5$ 的控制端接至低電位節點 $Q$，因此不會如選項 A 所述與 $Q_6$ 同時導通。
• 讀取時是 bit line 放電產生電壓差，而不是將 $Q$ 節點充高至 $V_{DD}$。

選項分析

(A) 錯誤。

因為儲存狀態為 $Q=0$、$\overline{Q}=1$，只有由高電位節點控制的 $Q_6$ 導通，$Q_5$ 不會與 $Q_6$ 同時導通。此外，讀取時 $Q_6$ 使對應 bit line 放電，$Q$ 維持低電位，不會升高至接近 $V_{DD}$。

(B) 錯誤。

核心觀念

DRAM（Dynamic Random-Access Memory，動態隨機存取記憶體）通常以「一個存取電晶體加一個儲存電容」形成 $1T1C$ 記憶單元：

• 電容帶電：代表邏輯 $1$
• 電容未帶電：代表邏輯 $0$

由於電容會因漏電流逐漸失去電荷，儲存資料無法永久維持，因此 DRAM 必須週期性進行刷新（refresh），以重新補充電容中的電荷。

此外，DRAM 的讀取通常會先將位元線預充至中間電位，再利用儲存電容造成的微小電壓變化，由感測放大器（sense amplifier）判斷資料。讀取過程會破壞原本電容中的電荷狀態，因此感測放大器判斷完資料後，必須將資料寫回記憶單元。

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解題方法

本題屬於 DRAM 基本特性的判斷題，可依序檢查：

1. DRAM 是否需要週期性刷新？
2. DRAM 是否屬於唯讀記憶體？
3. DRAM 是否為非揮發性記憶體？
4. DRAM 的讀取是否會破壞原資料？

根據 DRAM 的儲存原理：

• 電容漏電，所以需要刷新。
• DRAM 支援資料讀寫，不是唯讀記憶體。
• 斷電後電容電荷消失，所以是揮發性記憶體。
• 讀取會消耗或改變儲存電荷，因此需要讀後恢復，屬於破壞性讀取。

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選項分析

(A) The DRAM cell must be refreshed periodically.

正確。

DRAM 以電容儲存資料，而實際電路存在漏電流，使電容電荷隨時間衰減。若不定期刷新，原本代表邏輯 $1$ 的電荷可能降低至無法正確辨識的程度。

核心觀念

本題考查「負回授（negative feedback）」對放大器性能的影響，以及負回授與振盪器設計的區別。

設放大器的開迴路增益為 $A$，回授因子為 $\beta$，則負回授系統的閉迴路增益為

$$A_f=\frac{A}{1+A\beta}$$

其中 $A\beta$ 稱為迴路增益（loop gain）。當 $A\beta \gg 1$ 時，

$$A_f\approx \frac{1}{\beta}$$

可見負回授會降低增益，但能改善放大器的其他性能，例如降低非線性失真、降低雜訊、增加頻寬及改善增益穩定度。

解題方法

逐一檢查負回授的典型效果：

• 增益：降低
• 頻寬：增加
• 非線性失真：降低
• 振盪器設計：通常使用正回授

因此可直接判斷各選項。

選項分析

(A) It increases the closed-loop gain.

錯誤。

負回授閉迴路增益為

$$A_f=\frac{A}{1+A\beta}$$

因為分母 $1+A\beta>1$，所以

$$A_f<A$$

負回授會降低閉迴路增益，而非提高閉迴路增益。

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(B) It increases the gain-bandwidth product.

錯誤。

負回授會使增益降低，但使頻寬增加。對具有主導極點的放大器而言，若負回授倍率為

$$D=1+A\beta$$

則低頻增益約降低為原本的 $1/D$，頻寬約增加為原本的 $D$ 倍：

$$A_{f0}\approx \frac{A_0}{D}$$ $$f_{Hf}\approx Df_H$$

因此增益頻寬乘積約為

核心觀念

二階電路的轉移函數為

$$T(s)=\frac{a_2s^2+a_1s+a_0}{s^2+b_1s+b_0}$$

其極點由分母方程式決定：

$$s^2+b_1s+b_0=0$$

極點位置決定自然響應的形式與電路穩定性：

• 左半平面極點：響應隨時間衰減。
• 右半平面極點：響應隨時間增長，電路不穩定。
• $j\omega$ 軸上的共軛極點：產生持續振盪，屬於臨界穩定或邊界穩定狀態。

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解題方法

直接依據極點位置判斷各選項。對於二階實係數電路，若極點為複數，必須成共軛對；再利用極點所在半平面判斷響應是否衰減、增長或持續振盪。

若極點為

$$s=\sigma\pm j\omega_d$$

其自然響應可寫成

$$v_n(t)=e^{\sigma t}\left(C_1\cos\omega_d t+C_2\sin\omega_d t\right)$$

其中 $e^{\sigma t}$ 決定振幅變化：

• $\sigma<0$：振幅衰減。
• $\sigma=0$：振幅維持不變。
• $\sigma>0$：振幅增長。

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選項分析

（A）If the two poles are complex-valued, they must be complex-conjugate poles.

對實際電路而言，轉移函數分母係數 $b_1$、$b_0$ 為實數。若一個複數極點為

$$p_1=\sigma+j\omega$$

則其共軛極點

$$p_2=\sigma-j\omega$$

也必須同時存在，因為

$$(s-p_1)(s-p_2) =(s-\sigma)^2+\omega^2$$

會形成實係數二次多項式。

因此，兩個複數極點必為共軛極點。本選項正確。

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（B）For the circuit to be stable, the poles must be in the left half of the s-plane.

連續時間線性系統的自然響應由極點決定。若所有極點皆位於左半平面，即

$$\operatorname{Re}(p_i)<0$$

則每個自然響應項都包含衰減因子

$$e^{\operatorname{Re}(p_i)t}$$

核心觀念

本題考查靜態 CMOS 邏輯閘的基本特性：

• PUN（Pull-Up Network）：由 PMOS 組成，負責將輸出拉至 $V_{DD}$。
• PDN（Pull-Down Network）：由 NMOS 組成，負責將輸出拉至 $0$。
• PUN 與 PDN 必須形成對偶網路（dual networks），使任一輸入組合下僅有其中一個網路導通。
• CMOS 邏輯通常具有全擺幅輸出：
  $V_{OH}\approx V_{DD},\qquad V_{OL}\approx 0$

解題方法

逐一檢查各選項是否符合靜態 CMOS 邏輯閘的定義與操作特性。其中判斷關鍵是：CMOS 的 PUN 與 PDN 是否必須互為對偶網路。

對偶網路的轉換規則為：

• 串聯 PMOS 對應並聯 NMOS；
• 並聯 PMOS 對應串聯 NMOS。

如此才能確保：

• 輸出為高準位時，PUN 導通、PDN 截止；
• 輸出為低準位時，PUN 截止、PDN 導通；
• 不會同時形成 $V_{DD}$ 到接地的直流通路。

因此，完整的靜態 CMOS 邏輯閘中，PUN 與 PDN 必須互為對偶網路。

選項分析

(A) It does not consume static power.

正確。

理想靜態 CMOS 在穩態時，PUN 與 PDN 不會同時導通，因此 $V_{DD}$ 與接地之間沒有直流通路，理想靜態功率為零：

$P_{\text{static}}\approx 0$

實際電路仍可能有漏電流，但不影響此項所描述的基本 CMOS 特性。

(B) The operation of a CMOS logic circuit does not require a clock signal.

正確。

一般組合型 CMOS 邏輯閘的輸出只由目前的輸入決定，不需要時脈訊號。例如反相器、NAND 閘與 NOR 閘都可以在輸入改變時直接改變輸出。

時脈是暫存器、計數器等循序邏輯電路所需，並非所有 CMOS 邏輯電路的必要條件。

(C) Under matched condition, $V_M=0.5V_{DD}$.

正確。

核心觀念

放大器的功率增益定義為輸出功率與輸入功率之比：

$$G_P=\frac{P_o}{P_i}$$

以圖中電壓、電流的方向與極性計算：

$$P_i=v_i i_i,\qquad P_o=v_o i_o$$

轉換為分貝：

$$G_P(\mathrm{dB})=10\log_{10}G_P$$

解題方法

輸入功率為

$$P_i=(10\,\mathrm{mV})(1\,\mathrm{mA}) =(10\times10^{-3})(1\times10^{-3}) =10^{-5}\,\mathrm{W}$$

輸出功率為

$$P_o=(1\,\mathrm{V})(10\,\mathrm{mA}) =(1)(10\times10^{-3}) =10^{-2}\,\mathrm{W}$$

因此功率增益為

核心觀念

本題考查 PMOS 共閘極（common-gate, CG）放大器的拓樸與電壓增益。

共閘極放大器的特徵為：

• 閘極為交流接地，因此 $v_g=0$。
• 輸入端接在源極。
• 輸出端取自汲極。
• PMOS 的源極電位高於汲極，電源方向與 NMOS 共閘極放大器相反。
• 忽略晶體管輸出電阻 $r_o$，且輸出端為開路時，電壓增益為

$$A_v=\frac{v_o}{v_i}=+g_mR_D$$

正號表示輸入源極電壓上升時，汲極輸出電壓也上升。

正確電路圖

完整 PMOS 共閘極放大器可畫成：

                         VDD
                          │
                    ┌─────┴─────┐
                    │   I_B     │
                    │  偏壓電流源│
                    └─────┬─────┘
                          S●───────── C_in ───────── v_i
                           │
                       ┌───┴───┐
                 B ●───┤ PMOS  ├───● D
                   │    └───┬───┘    │
                   └────────┘        │
                 body 與 source       │
                                      ●── v_o
                                      │
                                     R_D
                                      │
                                     VSS


                 G ●────────────────── VSS

其中各端連接如下：

• PMOS 的源極 $S$：經偏壓電流源 $I_B$ 接至 $V_{DD}$，並由輸入耦合電容 $C_{\text{in}}$ 接收輸入訊號。
• PMOS 的閘極 $G$：接至偏壓電壓 $V_{SS}$，因此閘極在交流小訊號下為接地。
• PMOS 的汲極 $D$：接至負載電阻 $R_D$，$R_D$ 的另一端接至 $V_{SS}$。
• PMOS 的本體端（bulk/body）$B$：與源極 $S$ 相接。

核心觀念

本題考查：

• MOS 差動對的差動與共模小訊號分析。
• PMOS、NMOS 電流鏡的電流比例：
  $I_{\text{out}}=kI_{\text{ref}}$
• MOSFET 的跨導與輸出電阻：
  $g_m=\frac{2I_D}{|V_{ov}|},\qquad r_o=\frac{|V_A|}{I_D}$
• 差動增益、共模增益與共模抑制比：
  $\mathrm{CMRR}=\left|\frac{A_d}{A_{cm}}\right|$

以下取差動輸入為 $v_{id}=v_1-v_2$，輸出端為圖中的 $v_o$。

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直流工作點與小訊號參數

尾端電流源提供總電流 $I$，故平衡時：

$$I_{D1}=I_{D2}=\frac{I}{2}$$

因此輸入差動對中每一顆電晶體的跨導為

$$g_m=\frac{2(I/2)}{|V_{ov}|} =\frac{I}{|V_{ov}|}$$

由電流鏡比例：

• $Q_3$-$Q_5$ 比例為 $1$；
• $Q_4$-$Q_6$ 比例為 $6$；
• $Q_7$-$Q_8$ 比例為 $6$。

所以輸出端的 $Q_6$ 與 $Q_8$ 電流皆為

$$I_{D6}=I_{D8}=6\left(\frac{I}{2}\right)=3I$$

故其輸出電阻分別為

$$r_{o6}=r_{o8}=\frac{|V_A|}{3I}$$

輸出端等效電阻為

$$R_o=r_{o6}\parallel r_{o8} =\frac{|V_A|}{3I}\parallel\frac{|V_A|}{3I} =\frac{|V_A|}{6I}$$

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(a) 差動電壓增益 $A_d$

施加差動訊號 $v_{id}$ 時：

$$\Delta i_{d1}=+\frac{g_m v_{id}}{2}, \qquad \Delta i_{d2}=-\frac{g_m v_{id}}{2}$$

經過比例為 $6$ 的電流鏡後，輸出端由兩條支路共同產生輸出電流變化：

$$\Delta i_o =6\left(\frac{g_m v_{id}}{2}\right) +6\left(\frac{g_m v_{id}}{2}\right) =6g_m v_{id}$$

因為輸出端為電流下拉方向，故

$$v_o=-\Delta i_oR_o$$

因此差動增益為

$$A_d=\frac{v_o}{v_{id}} =-6g_mR_o$$

代入 $g_m=I/|V_{ov}|$ 與 $R_o=|V_A|/(6I)$：

$$A_d =-6\left(\frac{I}{|V_{ov}|}\right) \left(\frac{|V_A|}{6I}\right)$$

所以

$$\boxed{A_d=-\frac{|V_A|}{|V_{ov}|}}$$

負號表示當 $v_1$ 增加、$v_2$ 不變時，輸出電壓下降。

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核心觀念

這題考共源放大器的高頻小訊號分析。$C_{gs}$ 與 $C_{gd}$ 會形成頻率相依的輸入與輸出耦合；其中 $C_{gd}$ 的前饋效應會在傳遞函數分子產生一個右半平面零點。高頻截止頻率 $f_H$ 定義為增益幅度降至中頻增益的 $1/\sqrt{2}$ 時所對應的頻率。

解題方法

圖中是 NMOS 共源級：源極接地，汲極經 $R_D$ 接至 $V_{DD}$，輸出取自汲極；訊號源 $v_{\mathrm{sig}}$ 經 $R_S$ 驅動閘極。$C_{gs}$ 接在閘極與接地的源極之間，$C_{gd}$ 接在閘極與汲極之間，$C_L$ 接在輸出與地之間。小訊號分析時，$V_{DD}$ 視為交流接地。

令閘極電壓為 $v_g$、輸出電壓為 $v_o$。依節點電流法，閘極與汲極的方程式為

$$\left(\frac{1}{R_S}+s(C_{gs}+C_{gd})\right)v_g-sC_{gd}v_o =\frac{1}{R_S}v_{\mathrm{sig}}$$ $$\left(\frac{1}{R_D}+s(C_L+C_{gd})\right)v_o +(g_m-sC_{gd})v_g=0$$

解得傳遞函數

$$\frac{v_o}{v_{\mathrm{sig}}} = -\frac{\dfrac{1}{R_S}(g_m-sC_{gd})} {\left(\dfrac{1}{R_S}+s(C_{gs}+C_{gd})\right) \left(\dfrac{1}{R_D}+s(C_L+C_{gd})\right) +sC_{gd}(g_m-sC_{gd})}$$

代入 $R_S=R_D=10\,\mathrm{k\Omega}$、$g_m=1.5\,\mathrm{mA/V}$、$C_{gs}=10\,\mathrm{fF}$、$C_{gd}=2\,\mathrm{fF}$、$C_L=20\,\mathrm{fF}$，並以直流分母係數 $\frac{1}{R_SR_D}$ 正規化，得到

$$\frac{v_o}{v_{\mathrm{sig}}} = -15\, \frac{1-s\left(\dfrac{C_{gd}}{g_m}\right)} {1+(6.4\times10^{-10})s+(2.6\times10^{-20})s^2}$$

其中一次項係數來自