115 年 國立中山大學電機工程學系碩士班己組《電子學（含數位電路）》

核心觀念

CMOS 電路正常運作時，功率消耗主要分為：

1. 動態切換功率（dynamic switching power）
2. 短路功率（short-circuit power）
3. 漏電功率（static leakage power）

其中，CMOS 電路在輸入訊號切換時，負載電容需要反覆充電與放電，因此產生動態切換功率，其常用公式為

$$P_{\text{dynamic}}=\alpha C_L V_{DD}^{2}f$$

其中：

• $\alpha$：切換活動因子
• $C_L$：負載電容
• $V_{DD}$：電源電壓
• $f$：操作頻率

在傳統 CMOS 電路的正常操作條件下，動態切換功率通常是總功率消耗的主要來源。

解題方法

題目問的是 CMOS 電路在 normal operation 下，哪一項是功率消耗的主要貢獻者。

判斷重點是：正常操作時，電路內部的邏輯訊號會不斷切換，使負載電容進行充放電。每次切換所消耗的能量約為

$$E \approx C_L V_{DD}^{2}$$

若每秒切換頻率為 $f$，且切換活動因子為 $\alpha$，則平均功率為

$$P_{\text{dynamic}}=\alpha C_L V_{DD}^{2}f$$

因此主要功率來源是 Dynamic switching power。

選項分析

A. Static leakage power

核心觀念

數位電路的動態功率主要來自負載電容反覆充放電，其公式為

$$P_{\text{dynamic}}=\alpha C_L V_{DD}^{2}f$$

其中：

• $\alpha$：切換活動因子
• $C_L$：負載電容
• $V_{DD}$：電源電壓
• $f$：操作頻率

題目指出其他參數皆不變，因此動態功率與 $V_{DD}^{2}$ 成正比。

解題方法

原本電源電壓為 $V_{DD}$，降低 $50\%$ 後：

$$V_{DD,\text{new}}=0.5V_{DD}$$

因此新的動態功率為

$$P_{\text{new}} =\alpha C_L(0.5V_{DD})^2f$$ $$P_{\text{new}} =0.25\alpha C_LV_{DD}^2f =0.25P_{\text{old}}$$

表示新的動態功率為原本的 $25\%$，因此功率降低：

$$1-0.25=0.75=75\%$$

選項分析

核心觀念

CMOS 電路由互補的 NMOS 與 PMOS 組成：

• PMOS 負責將輸出端拉至 $V_{DD}$。
• NMOS 負責將輸出端拉至 GND。
• 在穩態邏輯狀態下，NMOS 與 PMOS 不會同時導通。

因此，從 $V_{DD}$ 到 GND 之間不存在持續的直流導通路徑，理想情況下穩態電流為零：

$$I_{\text{static}} \approx 0$$

靜態功率為

$$P_{\text{static}}=V_{DD}I_{\text{static}}$$

所以理想 CMOS 電路的靜態功率消耗非常低。實際電路仍會有次臨界漏電、閘極漏電與接面漏電，因此靜態功率不會完全等於零。

解題方法

判斷 CMOS 靜態功率的關鍵，是觀察穩態時 $V_{DD}$ 與 GND 之間是否形成直流電流路徑。

以 CMOS 反相器為例：

• 輸入為低電位時，PMOS 導通、NMOS 截止，輸出為高電位。
• 輸入為高電位時，PMOS 截止、NMOS 導通，輸出為低電位。

兩種狀態都只有一個晶體管網路導通，沒有從 $V_{DD}$ 直接流向 GND 的直流路徑。因此穩態電流理想上為零，靜態功率也理想上為零。

選項分析

A. NMOS and PMOS are never ON

錯誤。CMOS 並非 NMOS 與 PMOS 都不導通，而是穩態時通常一個導通、另一個截止。例如輸入為高電位時，NMOS 導通；輸入為低電位時，PMOS 導通。

核心觀念

CMOS 功率主要分為：

1. 動態功率（Dynamic Power）：電路切換時，負載電容反覆充放電所消耗的功率，近似為

   $P_{\text{dynamic}}=\alpha C_L V_{DD}^{2}f$

   其中 $\alpha$ 為切換活動因子、$C_L$ 為負載電容、$V_{DD}$ 為電源電壓、$f$ 為操作頻率。

2. 靜態功率（Static Power）：電路沒有切換時仍因漏電流所消耗的功率，近似為

   $P_{\text{static}}\approx I_{\text{leak}}V_{DD}$

因此，同時降低動態與靜態功率，必須降低閒置模組的切換活動，並抑制其漏電流。

解題方法

題目關鍵在於「both dynamic and static power」以及「idle blocks」。

Power gating 是在閒置電路區塊與電源、接地端之間加入電源閘控電晶體。當該區塊不使用時，切斷其電源供應或接地路徑：

• 切斷電源後，閒置區塊不再進行訊號切換，降低動態功率。
• 電源路徑被切斷後，漏電流大幅降低，減少靜態功率。

因此，最有效同時降低兩種功率的方法是 Power gating idle blocks。

選項分析

A. Increasing transistor width

增加電晶體寬度通常會使驅動能力提高，但也會增加閘極電容與寄生電容，使 $C_L$ 增大。由

$P_{\text{dynamic}}=\alpha C_LV_{DD}^{2}f$

可知動態功率可能上升；同時，較大的電晶體也可能增加漏電流。因此不能同時有效降低動態與靜態功率，錯誤。

核心觀念

本題考查 CMOS 電路降低電源電壓 $V_{DD}$ 時，功率消耗與操作速度之間的取捨。

CMOS 電路的動態功率主要為

$$P_{\text{dynamic}}=\alpha C_L V_{DD}^{2}f$$

其中：

• $\alpha$：切換活動因子
• $C_L$：負載電容
• $f$：操作頻率

因此，降低 $V_{DD}$ 會使動態功率大幅下降。

另一方面，降低 $V_{DD}$ 會減小 MOSFET 的閘極過驅電壓：

$$V_{OV}=V_{GS}-V_{TH}$$

在 CMOS 邏輯閘中，$V_{GS}$ 通常與 $V_{DD}$ 同量級，因此降低 $V_{DD}$ 會使 $V_{OV}$ 變小，導致驅動電流下降。負載電容的充放電速度變慢，傳播延遲增加。

延遲可近似表示為

$$t_{pd}\approx \frac{C_LV_{DD}}{I_{\text{drive}}}$$

當 $V_{DD}$ 降低使 $I_{\text{drive}}$ 明顯下降時，整體延遲會增加。

解題方法

判斷此類題目的關鍵在於分別觀察：

1. $V_{DD}$ 對功率的影響；
2. $V_{DD}$ 對 MOSFET 驅動能力與延遲的影響。

由功率公式：

$$P_{\text{dynamic}}\propto V_{DD}^{2}$$

可知降低 $V_{DD}$ 會降低功率。

但由於電晶體的過驅電壓與驅動電流下降，負載電容需要更長時間完成充放電，因此電路速度降低、延遲增加。

所以降低 $V_{DD}$ 的一般性取捨為：

核心觀念

二輸入 CMOS NAND 閘的邏輯功能為

$$Y=\overline{A\cdot B}$$

CMOS 閘由互補的 PMOS 上拉網路與 NMOS 下拉網路組成：

• NMOS 導通時，將輸出端拉至接地，形成輸出低電位。
• PMOS 導通時，將輸出端拉至電源 $V_{DD}$，形成輸出高電位。

NAND 閘只有在 $A=1$ 且 $B=1$ 時，輸出才為 $0$。因此，兩顆 NMOS 必須在兩個輸入同時為高電位時形成完整的接地通路，故採用串聯連接。

解題方法

將兩個 NMOS 串聯於輸出端與接地之間：

$$Y \longrightarrow \text{NMOS}_A \longrightarrow \text{NMOS}_B \longrightarrow \text{GND}$$

其導通條件為：

$$\text{NMOS}_A\text{ 導通}\iff A=1$$ $$\text{NMOS}_B\text{ 導通}\iff B=1$$

串聯電路必須每一顆元件都導通，接地通路才會成立，因此：

$$Y=0\iff A=1\text{ 且 }B=1$$

這正好符合 NAND 閘的真值表：

核心觀念

這題考查 CMOS 邏輯閘中，PMOS 與 NMOS 的載子遷移率及驅動能力差異。

在相同製程、相同閘極寬度與長度下，MOSFET 的導通電流近似與下式成正比：

$$I_D \propto \mu C_{\mathrm{ox}}\frac{W}{L}$$

其中：

• $\mu$：載子遷移率
• $W$：閘極寬度
• $L$：閘極長度
• $C_{\mathrm{ox}}$：氧化層電容密度

NMOS 以電子為主要載子，PMOS 以電洞為主要載子。由於電子遷移率通常高於電洞遷移率，因此：

$$\mu_n > \mu_p$$

若 PMOS 與 NMOS 採用相同尺寸，PMOS 的導通電流會較小、驅動能力較弱。為使上拉與下拉能力接近，通常將 PMOS 的寬度設計得比 NMOS 更寬，常見比例約為：

$$\frac{W_p}{W_n}\approx \frac{\mu_n}{\mu_p}$$

實際設計中常取 $W_p$ 約為 $W_n$ 的 $2$ 至 $3$ 倍，實際比例則依製程而定。

解題方法

判斷 PMOS 是否需要加寬，關鍵在於比較其載子遷移率與驅動電流。

由導通電流關係式：

$$I_D \propto \mu\frac{W}{L}$$

在 $L$、製程參數及所需驅動電流相同的條件下，遷移率較低的電晶體必須增加 $W$ 來補償。

因為 PMOS 的電洞遷移率 $\mu_p$ 小於 NMOS 的電子遷移率 $\mu_n$，所以 PMOS 需要較大的寬度，才能提供接近 NMOS 的導通電流與切換速度。

因此正確選項為 C。

選項分析

A. PMOS has higher mobility

核心觀念

靜態 CMOS 邏輯閘由兩個互補網路構成：

• Pull-Up Network（PUN）：由 PMOS 組成，輸入條件成立時將輸出拉至 $V_{DD}$。
• Pull-Down Network（PDN）：由 NMOS 組成，輸入條件成立時將輸出拉至接地。

以二輸入邏輯閘為例，基本電晶體數量如下：

邏輯閘	典型靜態 CMOS 電晶體數
NOT	$2$
NAND	$4$
NOR	$4$
XOR	通常為 $8$ 個以上

因此，XOR 通常需要較多電晶體才能實現。

解題方法

判斷各邏輯閘的 CMOS 電晶體數量：

1. 反相器 NOT 只需一個 PMOS 與一個 NMOS。
2. 二輸入 NAND 需要兩個 PMOS 並聯、兩個 NMOS 串聯，共 $4$ 個。
3. 二輸入 NOR 需要兩個 PMOS 串聯、兩個 NMOS 並聯，共 $4$ 個。
4. XOR 的邏輯功能可寫成

$$Y=A\oplus B=\overline{A}B+A\overline{B}$$

它需要同時產生反相訊號、進行條件判斷，並組合兩條導通路徑。標準靜態 CMOS XOR 通常至少需要 $8$ 個電晶體，實際電路也可能使用 $10$ 個、$12$ 個甚至更多電晶體，取決於電路拓樸。

核心觀念

CMOS 邏輯閘的 propagation delay（傳播延遲）是指：輸入訊號發生邏輯轉換後，輸出訊號需要經過多久才完成相應轉換。

實務上通常以輸入與輸出電壓達到電源電壓 $V_{DD}$ 的 $50\%$ 作為時間量測基準：

• 下降延遲：

$$t_{PHL}=t\left(V_{out}:V_{DD}\rightarrow 50\%\right) -t\left(V_{in}:0\rightarrow 50\%\right)$$

• 上升延遲：

$$t_{PLH}=t\left(V_{out}:0\rightarrow 50\%\right) -t\left(V_{in}:V_{DD}\rightarrow 50\%\right)$$

常用平均傳播延遲表示為

$$t_p=\frac{t_{PHL}+t_{PLH}}{2}$$

因此，傳播延遲反映的是邏輯閘由輸入變化到輸出響應之間的時間延遲。

解題方法

本題直接辨認 propagation delay 的定義即可。判斷重點是：

1. 它與「輸入訊號改變所需時間」無關。
2. 它是邏輯閘輸入轉換與輸出轉換之間的延遲。
3. 標準量測通常採用輸入、輸出波形各自的 $50\%V_{DD}$ 交越時間。

選項 B 所述「輸入轉換後，輸出達到 $50\%$」最符合此定義，因此選 B。

選項分析

• A. Time for input voltage to change

核心觀念

CMOS 閘的傳播延遲主要由輸出端負載電容的充放電所造成。以等效電阻 $R_{\text{eq}}$ 與負載電容 $C_L$ 近似時：

$$t_p \approx 0.69R_{\text{eq}}C_L$$

其中：

• $R_{\text{eq}}$：CMOS 電晶體導通時的等效電阻
• $C_L$：輸出端所驅動的負載電容
• $t_p$：輸入訊號變化至輸出訊號完成相應轉換所需的傳播延遲

在電源電壓、電晶體尺寸與負載電阻條件不變時，$R_{\text{eq}}$ 可視為固定，因此：

$$t_p \propto C_L$$

解題方法

原本負載電容為 $C_L$，其傳播延遲為：

$$t_{p1}\approx 0.69R_{\text{eq}}C_L$$

當負載電容加倍：

$$C_L' = 2C_L$$

新的傳播延遲為：

$$t_{p2}\approx 0.69R_{\text{eq}}(2C_L) =2(0.69R_{\text{eq}}C_L) =2t_{p1}$$

核心觀念

本題考查數位電路的傳播延遲（propagation delay）與 MOS 電晶體驅動能力的關係。

CMOS 邏輯閘的傳播延遲可近似表示為

$$t_p \approx 0.69R_{\text{eq}}C_L$$

其中：

• $R_{\text{eq}}$：輸出充放電路徑的等效電阻
• $C_L$：負載電容
• $t_p$：輸入訊號改變後，輸出達到穩態所需的時間

MOS 電晶體在線性區的導通電阻，與通道寬度 $W$ 大致呈反比：

$$R_{\text{on}} \propto \frac{1}{W}$$

因此，增加電晶體寬度可提高驅動電流、降低等效導通電阻，使輸出負載電容充放電更快，進而降低傳播延遲。

解題方法

判斷各設計變更對 $R_{\text{eq}}$、$C_L$ 或邏輯級數的影響：

1. 若能降低等效電阻，延遲會下降。
2. 若降低供應電壓或驅動能力，延遲通常會增加。
3. 若增加邏輯深度，訊號必須通過更多級邏輯閘，總延遲會增加。

增加電晶體寬度後，驅動電流增加：

$$I_D \propto \frac{W}{L}$$

在負載電容近似固定時，充放電時間約為

$$t \approx \frac{C_L\Delta V}{I_D}$$

因此 $W$ 增加會使 $I_D$ 增加，所需充放電時間縮短，傳播延遲降低。

選項分析

A. Increasing threshold voltage

增加臨界電壓 $V_{TH}$ 會降低有效閘極驅動電壓：

$$V_{GS}-V_{TH}$$

在相同的 $V_{GS}$ 下，$V_{TH}$ 增加會使汲極電流下降、等效導通電阻上升，因此輸出電容充放電速度變慢，傳播延遲增加。

故此選項錯誤。

B. Increasing transistor width

增加電晶體寬度 $W$ 可提高導通電流，降低等效導通電阻：

核心觀念

多級 CMOS 邏輯電路的總傳播延遲，取決於訊號從輸入端傳至輸出端所經過的關鍵路徑（critical path）。

若關鍵路徑上依序經過 $N$ 個邏輯閘，且第 $i$ 個邏輯閘的傳播延遲為 $t_{p,i}$，則總延遲為：

$$t_{p,\text{total}}=\sum_{i=1}^{N}t_{p,i}$$

若各級延遲相同，皆為 $t_p$，則：

$$t_{p,\text{total}}=N t_p$$

因此，總延遲不是取單一邏輯閘的延遲，而是累加訊號在關鍵路徑上通過各級邏輯閘所需的時間。

解題方法

判斷多級邏輯電路的延遲時，應先找出輸入到輸出之間延遲最大的訊號路徑，此路徑稱為關鍵路徑。

訊號沿著該路徑逐級傳遞，每一級都會產生傳播延遲，因此總傳播延遲等於該路徑上所有邏輯閘延遲的總和：

$$t_{\text{critical}}=t_1+t_2+\cdots+t_N$$

所以正確選項為 C。

選項分析

• A. Maximum delay of any single gate

  錯誤。單一邏輯閘的最大延遲只代表其中一級的延遲，未包含訊號通過其他級所累積的延遲。

核心觀念

本題考查數位邏輯閘的「雜訊容限」（noise margin）。雜訊容限表示邏輯訊號受到外界雜訊干擾時，仍能被接收端正確判讀的最大雜訊電壓。

對於高態與低態，雜訊容限分別為：

$$NM_H=V_{OH(\min)}-V_{IH(\min)}$$ $$NM_L=V_{IL(\max)}-V_{OL(\max)}$$

其中：

• $V_{OH(\min)}$：輸出高態的最低電壓
• $V_{OL(\max)}$：輸出低態的最高電壓
• $V_{IH(\min)}$：輸入被判定為高態的最低電壓
• $V_{IL(\max)}$：輸入被判定為低態的最高電壓

雜訊容限越大，代表邏輯閘抵抗雜訊的能力越強。

解題方法

判斷 CMOS 與 TTL 的雜訊容限大小，可比較兩者的輸出電壓擺幅。

CMOS 的輸出通常可以非常接近電源軌：

• 高態輸出接近 $V_{DD}$
• 低態輸出接近 $0\text{ V}$

因此 CMOS 具有接近完整電源電壓的 rail-to-rail output swing。輸出高態與低態距離接收端的判斷門檻較遠，故 $NM_H$ 與 $NM_L$ 通常都較大。

TTL 的輸出電壓範圍則受到雙極性電晶體飽和電壓與電路結構限制：

• 高態輸出未必能完全上升至 $V_{CC}$
• 低態輸出雖可接近 $0\text{ V}$，但仍有一定的飽和電壓

因此 TTL 的有效輸出擺幅較小，雜訊容限通常也比 CMOS 小。

以典型的 $5\text{ V}$ 邏輯規格為例，TTL 常見規格約為：

$$V_{OH(\min)}=2.4\text{ V},\qquad V_{IH(\min)}=2.0\text{ V}$$ $$V_{OL(\max)}=0.4\text{ V},\qquad V_{IL(\max)}=0.8\text{ V}$$

所以：

$$NM_H=2.4-2.0=0.4\text{ V}$$ $$NM_L=0.8-0.4=0.4\text{ V}$$

CMOS 的輸出則通常更接近 $0\text{ V}$ 與 $5\text{ V}$，因而可得到較大的高態與低態雜訊容限。

選項分析

核心觀念

本題考查 CMOS 邏輯閘的雜訊邊限（noise margin）定義。

對 CMOS 邏輯閘而言：

• 高態雜訊邊限：

  $NM_H=V_{OH(\min)}-V_{IH(\min)}$

• 低態雜訊邊限：

  $NM_L=V_{IL(\max)}-V_{OL(\max)}$

其中：

• $V_{OH(\min)}$：輸出被判定為邏輯 1 時的最低輸出電壓
• $V_{OL(\max)}$：輸出被判定為邏輯 0 時的最高輸出電壓
• $V_{IH(\min)}$：輸入被判定為邏輯 1 所需的最低電壓
• $V_{IL(\max)}$：輸入被判定為邏輯 0 所允許的最高電壓

因此，輸入端的邏輯判定電壓會直接出現在雜訊邊限公式中。

解題方法

直接觀察雜訊邊限公式即可判斷：

$NM_H=V_{OH(\min)}-V_{IH(\min)}$

$NM_L=V_{IL(\max)}-V_{OL(\max)}$

選項 C 的「Input threshold voltages」即對應輸入邏輯判定的臨界電壓，例如 $V_{IH}$ 與 $V_{IL}$。這些電壓改變時，$NM_H$ 或 $NM_L$ 會直接改變，因此選項 C 正確。

選項分析

A. Load capacitance

負載電容主要影響 CMOS 閘的動態特性，例如：

• 上升時間與下降時間
• 傳播延遲
• 動態功率消耗

負載電容會使輸出電壓變化較慢，但在穩態且未發生漏電或電荷分享等非理想效應時，不會直接改變 $V_{OH}$、$V_{OL}$、$V_{IH}$ 或 $V_{IL}$，因此不是標準靜態雜訊邊限的直

核心觀念

本題考查 CMOS 反相器的雜訊容限（noise margin）與 PMOS、NMOS 驅動能力的匹配。

雜訊容限定義為：

$$NM_H=V_{OH}-V_{IH}$$ $$NM_L=V_{IL}-V_{OL}$$

其中：

• $V_{OH}$：輸出邏輯高電位
• $V_{OL}$：輸出邏輯低電位
• $V_{IH}$：可被辨識為高電位的最低輸入電壓
• $V_{IL}$：可被辨識為低電位的最高輸入電壓

CMOS 反相器通常具有：

$$V_{OH}\approx V_{DD},\qquad V_{OL}\approx 0$$

因此，若能使電壓轉換特性較對稱，並使切換點接近：

$$V_M\approx \frac{V_{DD}}{2}$$

即可使高、低準位的雜訊容限較均衡，整體抗雜訊能力較佳。

CMOS 反相器的切換點與 PMOS、NMOS 的相對強度有關。兩者的驅動能力可用：

$$\beta_n=\mu_n C_{ox}\frac{W_n}{L_n}$$ $$\beta_p=\mu_p C_{ox}\frac{W_p}{L_p}$$

表示。由於電子遷移率通常大於電洞遷移率，即 $\mu_n>\mu_p$，實際設計常使 PMOS 寬度大於 NMOS 寬度，以平衡兩者的驅動能力。

解題方法

判斷各選項是否能直接改善雜訊容限，應觀察它是否能改善 CMOS 反相器的靜態電壓轉換特性，而非只影響速度或動態功耗。

當 PMOS 與 NMOS 強度平衡時：

1. 上拉與下拉能力較接近。
2. 切換點 $V_M$ 接近電源電壓中點。
3. 電壓轉換曲線較對稱。
4. $NM_H$ 與 $NM_L$ 較能取得均衡且較大的數值。

因此，最直接的設計變更是平衡 PMOS 與 NMOS 的驅動能力。

選項分析

A. Increasing load capacitance

增加負載電容會使輸出端的充放電時間變長，降低電路速度，並增加動態功耗：

核心觀念

本題考查 NMOS 在飽和區的電流方程式，以及源極電阻造成的源極電壓上升。

忽略通道長度調變時，NMOS 飽和區電流為

$$I_D=\frac{1}{2}\mu_n C_{\mathrm{ox}}\frac{W}{L}(V_{GS}-V_{th})^2$$

其中：

• $\mu_n C_{\mathrm{ox}}\frac{W}{L}=200\,\mu\text{A}/\text{V}^2$
• $V_{th}=0.7\,\text{V}$
• $I_D=I_o=400\,\mu\text{A}$
• $R_S=1\,\text{k}\Omega$

解題方法

由於 $M_1$ 與 $M_2$ 串聯，且電路電流為 $I_o$，因此

$$I_{D1}=400\,\mu\text{A}$$

首先計算 $M_1$ 源極電壓：

$$V_{S1}=I_{D1}R_S =(400\,\mu\text{A})(1\,\text{k}\Omega) =0.4\,\text{V}$$

再由 NMOS 飽和區電流方程式求過驅電壓：

$$400 =\frac{1}{2}(200)(V_{GS1}-0.7)^2$$

因此

$$(V_{GS1}-0.7)^2=4$$ $$V_{GS1}-0.7=2$$ $$V_{GS1}=2.7\,\text{V}$$

由

$$V_{GS1}=V_1-V_{S1}$$

可得

$$V_1=V_{GS1}+V_{S1} =2.7+0.4 =3.1\,\text{V}$$

核心觀念

本題考查兩個串接 NMOS 皆工作於飽和區時，第二級閘極偏壓 $V_2$ 的最小值。

NMOS 飽和區條件為：

$$V_{DS}\ge V_{GS}-V_{th}=V_{OV}$$

其中 $V_{OV}$ 為過驅電壓。由第 16 題可得：

$$V_{OV}=2\ \text{V},\qquad V_1=3.1\ \text{V}$$

且 $M_1$ 的源極電壓為：

$$V_{S1}=I_OR_S=(400\ \mu\text{A})(1\ \text{k}\Omega)=0.4\ \text{V}$$

解題方法

令 $M_1$ 的汲極、$M_2$ 的源極共同節點為 $V_X$。

為使 $M_1$ 剛好處於飽和邊界：

$$V_X=V_{S1}+V_{OV1}$$

因此：

$$V_X=0.4+2=2.4\ \text{V}$$

$M_2$ 要承載相同的 $I_O$，其所需閘源電壓為：

$$V_{GS2}=V_{th}+V_{OV2}=0.7+2=2.7\ \text{V}$$

又因為：

$$V_2=V_X+V_{GS2}$$

所以：

$$V_{2,\min}=2.4+2.7=5.1\ \text{V}$$

核心觀念

本題考查疊接式 NMOS（cascode）的輸出電阻。由圖 1 可見，$M_1$ 與 $M_2$ 串接，$M_2$ 的閘極電壓 $V_2$ 為交流接地；當輸出端施加小訊號測試電壓時，$M_2$ 可抑制汲極電壓變化傳至 $M_1$，因此輸出電阻會大幅提高。

MOSFET 本身的輸出電阻為

$$r_o=\frac{1}{\lambda I_D}$$

其中 $\lambda$ 為通道長度調變參數，$I_D$ 為偏壓汲極電流。

解題方法

對輸出端施加測試電壓 $v_x$，並計算流入輸出的測試電流 $i_x$：

$$R_o=\frac{v_x}{i_x}$$

對一般疊接結構，輸出電阻近似為

$$R_o \approx r_{o2}+(1+g_{m2}r_{o2})R_X$$

其中 $R_X$ 是從 $M_2$ 源極往下看入的等效電阻。若忽略 $R_S$ 的影響，則

$$R_X\approx r_{o1}$$

因此

$$R_o\approx r_{o2}+r_{o1}+g_{m2}r_{o1}r_{o2}$$

當 $g_mr_o\gg 1$ 時，主導項為

$$R_o\approx g_{m2}r_{o1}r_{o2}$$

核心觀念

本題考查電容的 Miller effect（米勒效應）。跨接在放大器輸入端 $V_1$ 與輸出端 $V_2$ 之間的回授電容 $C_3$，會因放大器電壓增益而在輸入端呈現放大的等效電容。

已知：

$$A=\frac{v_2}{v_1}=-100$$

輸入端另有電容 $C_1$ 接地，因此輸入端總等效電容為 $C_1$ 與 $C_3$ 的米勒等效值之和。

解題方法

跨接於 $V_1$、$V_2$ 之間的電容 $C_3$，其輸入端等效電容為：

$$C_{3,\text{in}}=C_3(1-A)$$

代入 $A=-100$ 與 $C_3=1\text{ pF}$：

$$C_{3,\text{in}} =1(1-(-100)) =101\text{ pF}$$

再加上直接接在 $V_1$ 對地的 $C_1$：

$$C_{\text{in}} =C_1+C_{3,\text{in}} =0.1+101 =101.1\text{ pF}$$

因此最接近的選項為：

$$C_{\text{in}}\approx 100\text{ pF}$$

核心觀念

本題考查電容的 Miller effect。圖中 $C_3$ 跨接於放大器輸入端 $V_1$ 與輸出端 $V_2$，放大器電壓增益為

$$A=\frac{V_2}{V_1}=-100$$

對輸出節點 $V_2$ 而言，跨接電容 $C_3$ 的等效電容為

$$C_{3,\text{out}}=C_3\left(1-\frac{V_1}{V_2}\right) =C_3\left(1-\frac{1}{A}\right)$$

其中

$$\frac{V_1}{V_2}=\frac{1}{A}=-0.01$$

解題方法

輸出節點 $V_2$ 除了直接接地的 $C_2$ 外，還受到回授電容 $C_3$ 的 Miller 等效影響。

已知

$$C_2=3\ \text{pF},\qquad C_3=1\ \text{pF}$$

因此

$$C_{3,\text{out}} =1\left(1-\frac{1}{-100}\right) =1.01\ \text{pF}$$

輸出節點的總等效電容為

$$C_{\text{eq},V_2} =C_2+C_{3,\text{out}} =3+1.01 =4.01\ \text{pF}$$

最接近 $4\ \text{pF}$。

選項分析

核心觀念

本題考查 NMOS 的三項小訊號特性：

1. 閘極電容與閘極面積的關係。
2. 跨導 $g_m$、輸出電阻 $r_o$ 與電壓增益的關係。
3. 從源極端看入的輸入阻抗。

NMOS 飽和區的基本公式為

$$g_m=\sqrt{2\mu_n C_{\mathrm{ox}}\frac{W}{L}I_D}$$ $$r_o=\frac{1}{\lambda I_D}$$

若討論共源級的內在電壓增益，則

$$|A_v| \approx g_m r_o$$

代入可得

$$g_mr_o = \sqrt{2\mu_n C_{\mathrm{ox}}\frac{W}{L}I_D} \cdot \frac{1}{\lambda I_D} \propto \sqrt{\frac{W}{L}}\frac{1}{\sqrt{I_D}}$$

因此，在其他條件固定時，增加 $W$ 或降低 $I_D$ 都能提高內在電壓增益。

---

解題方法

逐一檢查各選項是否符合上述元件公式與小訊號模型：

• 閘極電容不能只看 $W$，還與 $L$ 及工作區域有關。
• 電壓增益通常與 $g_mr_o$ 有關。
• 從源極看入的阻抗主要由 $g_m$ 決定。
• $r_o$ 是從汲極端看入時的輸出電阻。

---

選項分析

A. The gate capacitance is mainly determined by the channel width $W$.

錯誤。

閘極電容主要與閘極面積 $WL$ 有關。以閘源電容為例，常用近似式為

$$C_{gs}\approx \frac{2}{3}WLC_{\mathrm{ox}}$$

因此閘極電容不只由通道寬度 $W$ 決定，也與通道長度 $L$ 及氧化層電容密度 $C_{\mathrm{ox}}$ 有關。只說「主要由 $W$ 決定」並不正確。

---

B. Reducing the drain current $I_D$ can increase the voltage gain.

正確。

由

$$g_m\propto \sqrt{I_D}$$

核心觀念

本題考查運算放大器的開迴路電壓增益定義：

$$V_o=A_v(V_+-V_-)$$

其中 $A_v$ 為 OPA 的開迴路電壓增益，$V_+$ 與 $V_-$ 分別是正、負輸入端電壓。

原卷此頁未顯示 Fig. 3；依題目所給電壓數值，採用標準電壓追隨器配置：$V_+=V_1$，且負回授使 $V_-=V_o$。

解題方法

已知：

$$V_+=V_1=1.0\text{ V}$$ $$V_-=V_o=0.99\text{ V}$$

因此 OPA 的差動輸入電壓為：

$$V_+-V_-=1.0-0.99=0.01\text{ V}$$

由開迴路增益公式：

$$V_o=A_v(V_+-V_-)$$

代入數值：

$$0.99=A_v(0.01)$$

所以：

$$A_v=\frac{0.99}{0.01}=99$$

題目要求選擇最接近的數值，因此：

$$|A_v|\approx 100$$

選項分析

• A. The voltage gain is infinite.
  錯誤。

核心觀念

本題考查 PN 接面的三項特性：

1. 正向偏壓下的擴散電容。
2. 反向飽和電流 $I_S$ 的溫度關係。
3. 飽和電流與接面面積的關係。
4. 崩潰現象發生的位置。

PN 二極體電流方程式為

$$I=I_S\left(e^{\frac{V_D}{nV_T}}-1\right),$$

其中 $n$ 為理想因子，$V_T=kT/q$ 為熱電壓。

---

解題方法

逐一檢查各選項是否符合 PN 二極體的物理特性。題目要求找出「不正確」的敘述，因此只要判斷哪一項違反基本公式或結構特性即可。

---

選項分析

A. As the forward bias voltage increases, the diffusion capacitance increases.

正確。

正向偏壓時，少數載子注入中性區並儲存於接面附近，形成擴散電荷。擴散電容可表示為

$$C_d=\frac{dQ}{dV_D}.$$

在一般二極體模型中，

$$C_d\approx \tau_F\frac{dI}{dV_D} =\tau_F\frac{I}{nV_T},$$

其中 $\tau_F$ 為正向傳輸時間常數。

由於正向電流近似為

$$I\approx I_S e^{\frac{V_D}{nV_T}},$$

因此正向偏壓 $V_D$ 增加時，電流 $I$ 增加，擴散電容 $C_d$ 也隨之增加。

---

B. The saturation current $I_S$ of a PN diode increases as the temperature rises.

正確。

PN 二極體的反向飽和電流與溫度密切相關，常見近似關係為

$$I_S\propto T^3 e^{-\frac{E_g}{kT}},$$

其中 $E_g$ 為能隙，$k$ 為波茲曼常數。

核心觀念

靜態功率（static power）主要來自電路未切換時仍存在的漏電流，包括次臨界漏電、閘極漏電與接面漏電。其基本關係為

$$P_{\text{static}} \approx V_{DD} I_{\text{leak}}$$

因此，凡是能降低漏電流 $I_{\text{leak}}$ 的技術，都能降低靜態功率。

常見方法包括：

• 使用 power gating，在電路閒置時切斷電源路徑。
• 使用高臨界電壓（high-threshold voltage, high-$V_T$）電晶體，降低次臨界漏電。
• 降低操作溫度，減少熱激發造成的漏電流。

解題方法

本題逐一判斷各技術主要影響的是靜態功率還是動態功率：

1. 若技術直接切斷或降低漏電路徑，屬於靜態功率降低技術。
2. 若技術只是在電路切換時減少充放電，主要降低動態功率。
3. 溫度降低通常會使漏電流下降，因此也能降低靜態功率。

選項分析

A. Power gating：正確

Power gating 通常在電源與電路模組之間加入高臨界電壓的睡眠電晶體。電路進入閒置狀態時，關閉睡眠電晶體，使電源或接地路徑被切斷，漏電流大幅減少。

因此

$$I_{\text{leak}} \downarrow \quad\Longrightarrow\quad P_{\text{static}} \downarrow$$

所以 Power gating 能降低靜態功率。

B. High-threshold voltage transistors：正確

次臨界漏電流可近似表示為

$$I_{\text{sub}} \propto \exp\left(\frac{V_{GS}-V_T}{nV_T^{*}}\right)$$

核心觀念

本題考查 CMOS 電路的功率與電源電壓縮放關係，主要包含動態功率、靜態功率與漏電功率。

CMOS 動態功率主要來自負載電容充放電：

$$P_{\text{dynamic}}=\alpha C_L V_{DD}^{2}f$$

其中：

• $\alpha$：切換活動因子
• $C_L$：負載電容
• $V_{DD}$：電源電壓
• $f$：操作頻率

因此，在 $\alpha$、$C_L$ 與 $f$ 固定時，動態功率與 $V_{DD}^{2}$ 成正比。

靜態功率則主要來自電晶體關閉時的漏電流：

$$P_{\text{static}} \approx I_{\text{leak}}V_{DD}$$

先進製程雖可縮小電晶體尺寸、提升整合度，但短通道效應、次臨界漏電、閘極漏電等問題會更加明顯。

解題方法

逐一檢查各敘述是否符合 CMOS 功率縮放的基本公式與製程趨勢：

1. 由動態功率公式判斷與 $V_{DD}$ 的關係。
2. 由漏電功率公式判斷靜態功率是否會受到製程縮放影響。
3. 根據先進製程的漏電特性判斷漏電功率的重要性。
4. 檢查降低 $V_{DD}$ 對功率與速度的雙重影響。

選項分析

A. Dynamic power scales quadratically with $V_{DD}$

正確。

由

$$P_{\text{dynamic}}=\alpha C_L V_{DD}^{2}f$$

可知，在其他條件固定時，若 $V_{DD}$ 降為原來的一半，動態功率約降為原來的四分之一。因此動態功率對 $V_{DD}$ 呈平方關係。

核心觀念

Static CMOS 邏輯閘由互補的 PMOS 網路與 NMOS 網路組成：

• PMOS pull-up network：將輸出拉至 $V_{DD}$。
• NMOS pull-down network：將輸出拉至接地 $0\text{ V}$。
• 穩態時，理想情況下只會有其中一個網路導通，因此幾乎沒有由 $V_{DD}$ 流向接地的直流電流。

Static CMOS 的主要特性包括：

1. 輸出可達完整的 $0$ 與 $V_{DD}$，具備 rail-to-rail swing。
2. 具有良好的雜訊容限。
3. 穩態功率消耗近似為零，但切換時仍會產生動態功率。
4. 使用互補的 PMOS 與 NMOS 網路實現邏輯功能。

切換時的主要動態功率可近似為

$$P_{\text{dynamic}}=\alpha C_L V_{DD}^{2}f$$

其中 $\alpha$ 為切換活動因子、$C_L$ 為負載電容、$V_{DD}$ 為電源電壓、$f$ 為操作頻率。

解題方法

逐一依據 Static CMOS 的結構與電氣特性判斷各選項：

• 檢查輸出高準位是否能拉到 $V_{DD}$、低準位是否能拉到 $0\text{ V}$。
• 判斷切換過程是否需要對負載電容充放電。
• 觀察其輸入—輸出電壓轉移特性，以判斷雜訊容限。
• 確認電路是否由互補的 PMOS、NMOS 網路構成。

選項分析

A. They provide full rail-to-rail output swing

正確。

當輸出為邏輯高態時，PMOS 網路導通，將輸出拉至 $V_{DD}$；當輸出為邏輯低態時，NMOS 網路導通，將輸出拉至接地。

因此理想輸出範圍為

$$V_{OL}\approx 0,\qquad V_{OH}\approx V_{DD}$$

輸出能涵蓋完整電源軌範圍，稱為 rail-to-rail output swing。

B. They consume zero power during switching

核心觀念

CMOS 邏輯閘的速度通常以傳播延遲 $t_p$ 衡量。近似模型為

$$t_p \approx 0.69R_{\mathrm{eq}}C_L$$

其中：

• $R_{\mathrm{eq}}$：MOS 晶體管導通時的等效電阻；
• $C_L$：輸出端所見的負載電容；
• 邏輯深度：訊號通過的串接邏輯閘數目。

因此，要提升 CMOS 邏輯電路的速度，主要方法是降低等效電阻、降低負載電容，以及減少訊號所經過的邏輯層級。

---

解題方法

由

$$t_p \approx 0.69R_{\mathrm{eq}}C_L$$

可知：

1. 增加晶體管寬度，可降低導通電阻 $R_{\mathrm{eq}}$。
2. 減少負載電容 $C_L$，可直接降低充放電所需時間。
3. 降低邏輯深度，可減少多級邏輯閘延遲的累積。
4. 降低供應電壓雖可降低功率消耗，但通常會降低驅動能力並增加延遲。

---

選項分析

A. Increasing transistor width：正確

MOS 晶體管的導通電阻近似與寬度成反比：

$$R_{\mathrm{on}} \propto \frac{1}{W}$$

增加晶體管寬度 $W$ 後，等效導通電阻降低，使輸出端的充電或放電電流增加，因此可縮短傳播延遲、提升操作速度。

實際設計中，晶體管過寬會增加閘極電容與擴散電容，因此必須在驅動能力與寄生電容間取適當折衷；但在一般考試所採用的基本模型下，增加晶體管寬度屬於提升速度的方法。

B. Reducing load capacitance：正確

由

核心觀念

CMOS 邏輯閘縮小至先進製程節點時，電晶體尺寸、供應電壓與導線尺寸同步微縮，但並非所有物理效應都能等比例縮小。因此下列問題會變得更加嚴重：

• 漏電流增加
• 製程變異影響增大
• 雜訊容限降低
• 互連延遲成為主要限制

理想尺度縮放下，雖可提升速度與積體度，但短通道效應、次臨界導通、閘極漏電、隨機變異及導線寄生效應會逐漸主導電路性能。

解題方法

逐一判斷各選項是否屬於先進 CMOS 微縮後加劇的典型問題：

1. 元件尺寸變小會增強短通道效應與漏電機制。
2. 電晶體尺寸縮小後，少量製程誤差所占的相對比例變大。
3. 供應電壓降低，使可用的邏輯電壓擺幅與雜訊容限減少。
4. 導線電阻與寄生電容造成的 $RC$ 延遲，縮放速度不如電晶體本身，因而成為瓶頸。

因此四個選項皆為正確敘述。

選項分析

A. Leakage current

正確。電晶體縮小後，短通道效應更加明顯，主要漏電來源包括：

• 次臨界漏電流
• 閘極氧化層穿隧漏電
• 接面漏電流
• 閘極誘發汲極漏電

其中次臨界漏電流可近似表示為

$$I_{\text{sub}} \propto \exp\left(\frac{V_{GS}-V_{TH}}{nV_T}\right)$$

當元件尺寸縮小、臨界電壓 $V_{TH}$ 降低且供應電壓減小時，即使 $V_{GS}=0$，次臨界漏電仍可能顯著增加，造成靜態功率上升。因此 A 正確。

B. Process variation

正確。當閘長、閘寬、氧化層厚度或摻雜濃度存在固定幅度的製程誤差時，元件尺寸越小，誤差所占的相對比例越大。

此外，隨機摻雜波動、線邊粗糙度與閘極尺寸微小差異，都會造成 $V_{TH}$、驅動電流及漏電流的明顯變動。臨界電壓變異常以 Pelgrom 關係表示：

核心觀念

CMOS 邏輯閘的傳播延遲，主要由負載電容的充放電時間決定，可近似表示為

$$t_p \approx 0.69R_{\text{eq}}C_L$$

其中：

• $R_{\text{eq}}$：MOS 電晶體導通時的等效電阻
• $C_L$：輸出端所見的總負載電容
• $t_p$：輸入訊號改變至輸出完成轉態所需的時間

因此，凡是使 $R_{\text{eq}}$ 或 $C_L$ 增大的因素，都會增加傳播延遲。

解題方法

逐一判斷各選項是否會增加等效電阻或負載電容：

1. 負載電容變大，充放電所需的電荷增加。
2. 電晶體串聯數增加，導通路徑的等效電阻增加。
3. 提高電源電壓通常會提高電晶體的驅動能力，使充放電速度加快。
4. 電晶體寬度變小，驅動電流下降、導通電阻上升。

因此可直接由 $t_p \approx 0.69R_{\text{eq}}C_L$ 判斷答案。

選項分析

A. Larger load capacitance：正確

輸出端負載電容 $C_L$ 增大時，電晶體需要提供更多電荷才能完成輸出電壓轉態。由

$$t_p \approx 0.69R_{\text{eq}}C_L$$

可知在 $R_{\text{eq}}$ 不變時，$C_L$ 越大，傳播延遲越大。

B. More transistors in series：正確

串聯的電晶體會使導通路徑的等效電阻增加。若每個電晶體的導通電阻約為 $R$，$n$ 個串聯電晶體的等效電阻可近似為

核心觀念

CMOS propagation delay（傳播延遲）是指輸入訊號改變後，輸出訊號達到指定邏輯電位所需的時間，通常以 $t_{pHL}$、$t_{pLH}$ 或平均延遲 $t_p$ 表示。

在一階近似下，CMOS 閘的延遲可表示為

$$t_p \approx 0.69R_{\text{eq}}C_L$$

其中：

• $R_{\text{eq}}$：MOSFET 導通時的等效電阻
• $C_L$：負載電容
• $t_p$ 越大，電路切換速度越慢

傳播延遲會直接影響同步數位電路的最高操作頻率，也會影響資料是否能在下一個時脈邊緣前穩定，因而與 setup time constraint（建立時間限制）有關。

---

解題方法

本題判斷各敘述是否符合 CMOS 傳播延遲的基本特性：

1. 延遲是否限制訊號傳遞速度與時脈週期。
2. 延遲是否受溫度影響。
3. 溫度升高時，MOSFET 的驅動能力如何變化。
4. 延遲是否會影響同步電路的建立時間條件。

依據延遲模型

$$t_p \approx 0.69R_{\text{eq}}C_L$$

可知，只要等效電阻或負載電容增加，傳播延遲便會增加。

同步電路的 setup time 條件可概略寫成

$$T_{\text{clk}} \geq t_{pcq}+t_{pd}+t_{\text{setup}}+t_{\text{skew}}$$

其中 $t_{pd}$ 包含組合邏輯與閘的傳播延遲。因此，傳播延遲越大，所需時脈週期越長，最高時脈頻率越低。

---

選項分析

A. Delay limits maximum clock frequency

正確。

時脈週期必須容納暫存器輸出延遲、組合邏輯傳播延遲與接收端 setup time：

$$T_{\text{clk}} \geq t_{pcq}+t_{pd}+t_{\text{setup}}+t_{\text{skew}}$$

因此最高時脈頻率受到下式限制：

$$f_{\max}\approx \frac{1}{T_{\min}}$$

核心觀念

CMOS noise margin（雜訊邊限）表示數位電路輸入端受到雜訊或干擾時，仍能被正確判讀為邏輯 0 或邏輯 1 的電壓容許範圍。

由 CMOS 反相器的電壓轉移特性（Voltage Transfer Characteristic, VTC）可定義：

• 高準位雜訊邊限：

$$NM_H=V_{OH(\min)}-V_{IH(\min)}$$

• 低準位雜訊邊限：

$$NM_L=V_{IL(\max)}-V_{OL(\max)}$$

其中：

• $V_{OH}$：輸出高準位電壓
• $V_{OL}$：輸出低準位電壓
• $V_{IH}$：可辨識為高準位的最低輸入電壓
• $V_{IL}$：可辨識為低準位的最高輸入電壓

$V_{IL}$ 與 $V_{IH}$ 通常由 VTC 上斜率為 $-1$ 的兩個位置決定。

解題方法

本題不需計算數值，只要根據雜訊邊限的定義與其物理意義逐項判斷：

1. 判斷雜訊邊限是否與電路可靠度有關。
2. 判斷其定義是否由 VTC 決定。
3. 分辨靜態電壓規格與負載電容造成的動態延遲效應。
4. 判斷雜訊邊限是否代表電路抵抗干擾的能力。

選項分析

A. Larger noise margin improves reliability

正確。

雜訊邊限越大，代表輸入電壓即使受到較大的雜訊擾動，仍不容易跨越邏輯判定範圍，因此邏輯 0 與邏輯 1 發生誤判的機率較低，電路可靠度較高。

B. Noise margin depends on load capacitance

錯誤。

核心觀念

本題考查先進 CMOS 技術中，雜訊容限（noise margin）受到哪些因素影響。

對 CMOS 邏輯閘而言，常用定義為：

$$NM_H = V_{OH(min)} - V_{IH(min)}$$ $$NM_L = V_{IL(max)} - V_{OL(max)}$$

其中：

• $NM_H$：高準位雜訊容限
• $NM_L$：低準位雜訊容限
• $V_{OH}$、$V_{OL}$：輸出高、低準位電壓
• $V_{IH}$、$V_{IL}$：輸入被辨認為高、低準位的臨界電壓

雜訊容限越大，邏輯訊號受到雜訊干擾後仍能被正確辨識的能力越強。

先進 CMOS 通常具有更低的供應電壓、更小的元件尺寸，以及更顯著的製程變異與元件失配，因此雜訊容限問題更加嚴重。

解題方法

判斷各選項是否會使 $NM_H$ 或 $NM_L$ 變小，或使邏輯閘的電壓轉移特性產生更大的不確定性。

先進製程中，若供應電壓下降，邏輯高、低準位之間的電壓距離縮小；若製程變異與元件失配增加，則 $V_{IH}$、$V_{IL}$、$V_{OH}$、$V_{OL}$ 會產生較大偏移。這些因素都會使雜訊容限設計更加困難。

選項分析

A. Reduced supply voltage

正確。

供應電壓 $V_{DD}$ 降低後，輸出高準位通常接近較低的 $V_{DD}$，整體邏輯電壓擺幅縮小。由於雜訊容限與邏輯高、低準位間的電壓差有關，固定大小的雜訊在較低電壓下所占比例更大，因此 $NM_H$ 與 $NM_L$ 的設計餘裕會降低。

此外，元件的臨界電壓並不會按照相同比例下降，使得輸入判定電壓在 $V_{DD}$ 中所占的比例增加，進一步壓縮雜訊容限。

核心觀念

雜訊容限（noise margin）是數位電路判斷邏輯準位時，輸入訊號可承受雜訊干擾的最大幅度，常用定義為：

高準位雜訊容限：

$$NM_H=V_{OH(\min)}-V_{IH(\min)}$$

低準位雜訊容限：

$$NM_L=V_{IL(\max)}-V_{OL(\max)}$$

其中：

• $V_{OH(\min)}$：輸出為高準位時的最低電壓
• $V_{IH(\min)}$：被辨識為高準位的最低輸入電壓
• $V_{OL(\max)}$：輸出為低準位時的最高電壓
• $V_{IL(\max)}$：被辨識為低準位的最高輸入電壓

雜訊容限越大，表示訊號受到雜訊、串音（crosstalk）或電源擾動時，仍能維持正確邏輯判斷的能力越強。

解題方法

本題屬於觀念判斷題，逐一檢查各敘述是否符合雜訊容限的功能：

1. 雜訊容限是否只影響時序？
2. 雜訊容限是否會影響邏輯功能正確性？
3. 增大雜訊容限是否能提高對串音的耐受度？
4. 雜訊容限是否與可靠度無關？

由雜訊容限的定義可知，它直接描述輸入電壓受到擾動後仍可被正確辨識的範圍，因此主要涉及訊號完整性與邏輯正確性。

選項分析

A. Noise margin affects timing only

錯誤。

雜訊容限並非只影響時序，而是首先影響邏輯準位的判斷。當雜訊幅度超過雜訊容限時，原本的高準位可能被誤判為低準位，低準位也可能被誤判為高準位，造成邏輯功能錯誤。

核心觀念

本題考查負回授運算放大器的：

• 開迴路增益 $A(s)$
• 回授因子 $\beta(s)$
• 迴路增益 $A(s)\beta(s)$
• 單位迴路增益頻率
• 相位裕度
• 有限開迴路增益下的閉迴路傳遞函數

圖中非反相端沒有輸入電流，因此 $R_{\mathrm{sig}}=100~\mathrm{k}\Omega$ 不造成壓降，可視為

$$V_+=V_s$$

反相端的回授網路為輸出端串聯 $100~\mathrm{k}\Omega$，再接到電容 $C=0.01~\mu\mathrm{F}$ 接地。

---

解題方法

1. 求運算放大器開迴路增益

題目給定直流開迴路增益為 $10^5$，且主極點角頻率為

$$\omega_{3\mathrm{dB}}=10~\mathrm{rad/s}$$

因此

$$A(s)=\frac{10^5}{1+s/10}$$

回授網路的阻抗為

$$Z_C=\frac{1}{sC}$$

其中

$$R_f=100~\mathrm{k}\Omega,\qquad C=0.01~\mu\mathrm{F}=10^{-8}\mathrm{F}$$

回授因子為

$$\beta(s)=\frac{Z_C}{R_f+Z_C}$$

整理得

$$\beta(s) =\frac{1}{1+sR_fC}$$

又因為

$$R_fC=(100\times10^3)(10^{-8})=10^{-3}\mathrm{s}$$

所以

$$\beta(s)=\frac{1}{1+s/1000}$$

因此回授網路的極點為

$$\omega_{\beta}=1000~\mathrm{rad/s}$$

迴路增益為

$$T(s)=A(s)\beta(s) =\frac{10^5}{(1+s/10)(1+s/1000)}$$

---

(a) 迴路增益 Bode 圖

幅頻圖

在低頻時，

$$|T(0)|=10^5$$

換算為分貝：

$$20\log_{10}(10^5)=100~\mathrm{dB}$$

因此幅頻圖分為三段：

1. $\omega<10~\mathrm{rad/s}$

   $|T|\approx10^5,\qquad 100~\mathrm{dB}$

   斜率為 $0~\mathrm{dB/dec}$。

2. $10<\omega<1000~\mathrm{rad/s}$

   第一個極點開始作用，斜率為

   $-20~\mathrm{dB/dec}$

3. $\omega>1000~\mathrm{rad/s}$

   第二個極點也開始作用，總斜率為

   $-40~\mathrm{dB/dec}$

在 $\omega=1000~\mathrm{rad/s}$ 附近，第一段下降了兩個 decade：

$$100~\mathrm{dB}-20(2)=60~\mathrm{dB}$$

之後以 $-40~\mathrm{dB/dec}$ 下降，並於約

$$\omega\approx3.16\times10^4~\mathrm{rad/s}$$

穿越 $0~\mathrm{dB}$。

相頻圖

迴路增益相位為

$$\angle T(j\omega) =-\tan^{-1}\left(\frac{\omega}{10}\right) -\tan^{-1}\left(\frac{\omega}{1000}\right)$$

低頻相位約為 $0^\circ$；當頻率遠高於兩個極點後，相位趨近

$$-90^\circ-90^\circ=-180^\circ$$

---

(b) 求 $|A\beta|=1$ 的頻率與相位裕度

令

$$|T(j\omega)|=1$$

則

$$\frac{10^5} {\sqrt{1+(\omega/10)^2} \sqrt{1+(\omega/1000)^2}} =1$$

單位增益頻率遠大於 $10$ 與 $1000~\mathrm{rad/s}$，因此可使用高頻近似：

$$|T(j\omega)| \approx \frac{10^5}{(\omega/10)(\omega/1000)}$$

令其等於 $1$：

$$\frac{10^5(10)(1000)}{\omega^2}=1$$ $$\omega^2=10^9$$

所以

$$\boxed{\omega_u\approx3.16\times10^4~\mathrm{rad/s}}$$

若換算為頻率：

$$f_u=\frac{\omega_u}{2\pi} \approx5.03~\mathrm{kHz}$$